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Intel:SoC FPGA を使用する際に Hard Processor System (HPS) から FPGA をコンフィギュレーションする際の注意点を教えてください。

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:-HPS と FPGA はブリッジと呼ばれるポート(AXI バス or Avalon バス)を介して接続されます。FPGA のコンフィギュレーションの際にはブリッジを一旦 Disable にする必要があります。また、下記の Knowledge Database に記載がある通り、FPGA2SDRAM ポートの有...

Intel:Arria® 10 SoC で FPGA のみをリコンフィグレーションすることは可能ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Arria® 10SoC の SDRAM コントローラが FPGA 側にあるため、パーシャルリコンフィグレーションする必要があります。以下にリファレンス・デザインがありますので参考にしてください。https://rocketboards.org/foswiki/Projects/Arria10SoCHardwa...

Intel:Coretex™-A9 の機能である WFI/WFE State を Cyclone® V SoC で FPGA 側に通知することは可能ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Cyclone® V可能です。HPS IP の設定において Enable MPU Standby and event signals を有効にすると各出力を伝搬することが可能です。h2f_mpu_standbywfe[1:0]h2f_mpu_standbywfi[1:0]それぞれ各コアの状態が伝搬されます。

Intel:Cyclone® V SoC で Linux ベースの開発を行っています。DS-5™ で Linux アプリケーションのデバッグを実行しようとすると以下のようなエラーメッセージが表示されてしまいます。

<エラー・メッセージ>SFTP サブシステムへの接続に失敗しました: リモートホストに sftp-server がインストールされていないかもしれません: java.io.IOException:カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VDS-5™ で Linux アプリケーションのデバッグを行う場合には、以下のパッケージがターゲット Linux 環境にインストール...

Intel:U-Boot から FPGA のコンフィグレーションを行うと以下のようなエラーが発生します。対処法を教えてください。

<エラー・メッセージ>reading XXXX.rbfXXXXXX bytes read in XXX ms (XX MiB/s)altera_load: Failed with error code -4カテゴリ:SoCツール:SoC EDSデバイス:-原因としては MSEL の設定が間違っていることが考えられます。Hard Processor System (HPS) から FPGA を...

Intel:Arria® 10 SoC の U-Boot において、FPGA をコンフィグレーションするコマンドはありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10Early I/O Release の場合に、core configuration は以下のコマンドで可能です。$ fpga loadfs 0 mmc 0:1 socfpga.core.rbf coreハード・プロセッサー・システム (HPS) からコンフィグレーションする場合は、bsp-editor にてコンフィグレーション...

Intel:Arm Compiler 5 においてヒープ領域にヒープ2 を使用することはできますか?

カテゴリ:SoCツール:SoC EDSデバイス:-ビルド対象となるCソースか、ASM ソースのいずれか1箇所に以下の記述をすることでヒープ2 が有効になります。• アセンブリ言語からの IMPORT _use_realtime_heap• C からの #pragma import(_use_realtime_heap)詳細は下記の資料をご参照ください。ARM® コンパイラツールチェーン AR...

Intel:Cyclone® V SoC に搭載される ARM Cortex-A9 コアの最少命令実行時間についての資料はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VARM 社のサイトよりダウンロード可能です。http://infocenter.arm.com/help/topic/com.arm.doc.ddi0388g/index.html(B. Cycle Timings and Interlock Behavior のセクションをご確認ください。)

Intel:ARM® Development Studio 5™ (DS-5™) 上で Preloader をデバックする方法を教えてください。

カテゴリ:SoCツール:SoC EDSデバイス:-Preloader Generator で Preloader を生成すると preloader.ds(デバッガ・スクリプト)が生成されます。こちらを DS-5™ 上でデバッガ・スクリプトに登録することで、Preloader で Break がかかりデバックすることができます。実行方法は下記リンク先記事を参照して、uboot.ds を pre...

Intel:Cyclone® V SoC のブートで、起動失敗によるリトライが発生した場合、どのような動作になりますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VCyclone® V SoC のブートにおいて、QSPI Flash や SDカードなどのブートソースに書き込む preloader-mkpimage.bin は、同一の Preloader(64KB)を 4個連続で結合したイメージ(合計 256KB)になっています。起動失敗によるリトライが発生した場合には、4つの Prel...

Intel:Cyclone® V SoC のブートについて、FPGA 側のコンフィギュレーションを Hard Processor System (HPS) 側とは独立して動作させる構成を選択した場合、FPGA のコンフィギュレーション完了と HPS のブートが非同期で動作しますが、FPGA 側がコンフィグ未完了の状態で HPS 側のブートが先に動作することにより問題が生じる事はないですか?

カテゴリ:SoCツール:-デバイス:Cyclone® VHPS のブートローダー(Preloader)の実装上、FPGA がコンフィグ未完了の場合には、一部のレジスタの初期設定を実施しない事により、FPGA と HPS が独立して立上がるブートフローを考慮しています。 FPGA-HPS 間のインタフェースに関わる下記レジスタの初期設定処理が FPGA がユーザ・モードに遷移している場合のみ実...

Intel:Arria® 10 SoC で Hard Processor System (HPS) 側に接続されている DDR メモリをデバッグする方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10HPS 側のメモリを検証する際は FPGA 側でメモリ IP を作成して HPS 側のメモリに対するピン配置をします。メモリが DDR4 の場合、設定を有効にすれば Emif tool kit を使うことができます。DDR3 の場合は HDL や設定に手を加える必要があります。Arria 10...