該当件数 932

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...

Intel:Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Arria® 10Intel® Arria® 10 Hard Processor System Technical Reference Manual に記載されている CM_PLL_CLK[4:0] は Internal Test 用の信号になりますので、ユーザーは使用しないようにしてください。Intel® A...

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

<ワーニング・メッセージ>Warning (14632): Output pin "< DQ pin 信号パス>" driven by bidirectional pin "<DQ信号名>" cannot be tri-stated File: <File 名>カテゴリ:外部メモリ・インタフェースツール:Quartus Primeデバイス:Cyclone®...

Intel:Auto-restart configuration error を有効にした場合、コンフィグレーション・エラーの上限回数やタイムアウトの時間はありますか?

カテゴリ:プログラミング / コンフィグレーションツール:Quartus® Primeデバイス:-コンフィギュレーション・エラー発生時に上限やタイムアウトはなく、Restart を繰り返します。

Intel:Arria® 10 は、1つの DSP ブロックに2つの乗算器をもつモードがありますが、2つの乗算を1つの乗算器に配置することはできますか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10通常は、DSP ブロックが足りなくなると Quartus® Prime でコンパイル時に自動でパッキングを行います。意図的に実施する場合は、Logic Lock 機能で 2乗算器を 1DSP Block に割り当てる指定をすることによって、18x19 bit の独立の2乗算器を 1DSP Block で fitt...

Intel:Arria® 10 で ADME を有効にし、Transceiver Toolkit を使用しています。この環境だと Hard PRBS を使用して Data のチェックを実施することになりますが、測定の際任意のテスト・パターンを指定することは可能ですか?

カテゴリ:トランシーバツール:Quartus® Primeデバイス:Arria® 10ADME を使用した Hard PRBS では任意の Data パターンを印加できません。その場合、Hard PRBS の代わりに、Soft PRBS (Altera Avalon Data Pattern Generator & Checker) を接続し、RTL を編集することで対応可能です。

Intel:Arria® 10 の温度センサ IP(Altera Temperature Sensor)はどのようなタイミングで温度を測定しますか?

カテゴリ:IP(その他)ツール:Quartus® Primeデバイス:Arria® 10Reset がデアサートされた状態で、corectl がアサートされている状態であれば、1024 サイクル毎に eoc が 1T 幅でアサートされます。その際に更新された Tempoutは、次の eoc アサートまで値を保持されます。

Intel:MAX® 10 のコンフィグレーション中の I/O ピンは Weak-PullUp ON 状態ですか?それとも Quartus Prime 設定等でユーザーが任意設定(Hi-Z や Weak Pull-Up)が可能ですか?

カテゴリ:仕様ツール:Quartus® Primeデバイス:MAX® 10Quartus Prime で設定できます。ただし、POR から ICB の設定が認識されるまでの時間は Weak Pull-Up は無効のため、Trai-state 状態となります。(参考)MAX 10 FPGA Device ArchitecturePage 2-7 Table 2-5: Initializatio...

Intel:Quartus® Prime Pro Edition v18.1.2 (Update 2) で Stratix® 10 MX デバイスのコンパイルを実行するとライセンス・エラーとなります。

<エラー・メッセージ>Warning(292000): FLEXlm software error: Version of vendor daemon is too old.Feature: quartus_pro License path: servername@xx.xx.xx.x; FlexNet Licensing error:-83,147.Error(119013): Curre...

Intel:ALTERA_FP_FUNCTIONS IP では、Arria® 10 の場合 Enable Hardware Floating Point を ON/OFF することでどのように影響しますか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Enable Hardware Floating Point を ON/OFF することで DSP の使用/不使用を指定できます。その場合レジスタを含むリソース内容が変化し、レイテンシも異なる値になる場合がありますので、レポート内容をご確認ください。DSP リソースの不足を補うために使用する場合、レイテンシの違い...

Intel:Arria® 10 で Multiply Accumulateを実装するには Native Floating point DSPと Floating Point IP のどちらを使えば良いですか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Multiply Accumulate(積和演算)についてはどちらも対応モードが用意されていますので、IP の設定によってはどちらも同じ結果となる場合もあります。それぞれ下記の様な違いがあります。[Arria 10 Native Floating Point DSP IP]DSP ブロック1個の実装に特化(リソー...

Intel:Quartus® Prime Standard Edition ver.17.1 を使用しています。External PLL で LVDS を構成したとき、detive_pll_clocks で制約した loadena の clock について、タイミング・レポートを見ると PLL の設定と異なる値になります。

カテゴリ:タイミング制約/解析ツール:Quartus® Primeデバイス:Arria® 10Quartus® Prime Standard Edition ver.17.1 にて確認されている問題です。対策として、loadena に対して、create_generated_clock で SDC タイミング制約を追加してください。