該当件数 89

Intel:デザイン内の一部のモジュールを暗号化させてシミュレーションする方法を教えてください。

カテゴリ:シミュレーションツール:ModelSim®デバイス:-以下の手順をお試しください。暗号化させたいモジュールの動作部分に、暗号化コード(以下およびサンプル参照)を組み込む [VHDL]  `protect begin / `protect end [Verilog]  `protect / `endprotect [サンプル・デザイン] sample_vhd.zip / sample...

Intel:シミュレーション中に $fdisplay システムタスクを使用してファイルにメッセージを出力しています。ファイルに書き出すと同時にコンソールにも同じメッセージを表示させる方法はありますか?

<メッセージ>$fdisplay(CPU_Log, "Hello CPU"); //これだけではファイルにしか出力されないカテゴリ:シミュレーションツール:ModelSim®デバイス:-下記のような記述で実現できます。integer logfile, broadcast;[…]logfile = $fopen("foo.log");broadcast = 1 | logfile;$fdisp...

Intel:ModelSim® のプロジェクト全体で SystemVerilog の 'define 定数を正しく認識させるにはどうしたら良いですか?

カテゴリ:シミュレーションツール:ModelSim®デバイス:-ModelSim® で 'define 定数を認識させるには、下記設定を行ってください。ModelSim プロジェクトを作成している場合Project ウインドウから 'define を指定したいソースファイルを選択し、右クリックからプロパティを開くVerilog & SystemVerilog タブを選択し、Other...

Intel:アサーションを wave ウィンドウに add wave コマンドで追加するにはどうしたらいいですか?

カテゴリ:シミュレーションツール:ModelSim® / Questa® Simデバイス:-add wave コマンドでワイルドカード(*)で指定すると、アサーションについては自動では追加されません。例)add wave -r /*明示的にアサーション名を add wave コマンドで追加してください。例)add wave /tb/assert__check_as_deasserts /tb...

Intel:Cyclone® 10 GX で Altera GPIO IP(Verilog で生成)を ModelSim® でシミュレーションすると、vsim-3033 のエラーが発生します。

カテゴリ:シミュレーションツール:ModelSim®デバイス:Cyclone® 10シミュレーションに必要なライブラリが足りていない可能性があります。twentynm、twenthnm_hip、twentynm_hssi のライブラリを追加して試してください。(編集例)IP 生成時に作られる msim_setup.tcl に以下を追記します。・alias dev_com { の欄に下記を追加...

Intel:Quartus® Prime v15.1 で Cyclone® V の PLL を含めたシミュレーションを NativeLink で実行すると、実行途中で止まってしまいます。

カテゴリ:シミュレーションツール:ModelSim®-AE / ASEデバイス:Cyclone® Vシミュレーション用に出力された PLL の .vo ファイルにある周波数の記述を MHz から ps 単位に変更して試してください。編集前<pll_name>.output_clock_frequency0 = "xxxxxxx MHz",編集後<pll_name>.o...

Intel:ModelSim® の Wave Editor 機能にて生成したテストベンチ・ファイルのクロックがトグルしません。

カテゴリ:シミュレーションツール:ModelSim®デバイス:-テストベンチ・ファイルを Export する際に ps 以外の Time Unit を選択しても反映されない場合があります。Time Unit を ps のままで End Time を指定して、テストベンチを出力して確認してみてください。

Intel:ModelSim® などでシミュレーションを行う時、基板上で Pull-Down している入力信号をテストベンチでどのように記述すれば良いですか?

カテゴリ:シミュレーションツール:ModelSim®デバイス:-Verilog-HDL の場合、Pull-Down したい信号を wire 宣言とは別に同じ信号名で pulldown 宣言を行います。例)wire data; // Pull-Down の対象信号pulldown (data); //基板上の Pull-Down を記述  ←具体的な記述例なお、この記述はテストベンチ(シミュレ...

Intel:Cyclone® 10 LP において、Verilog HDL を使用した PLL IP のシミュレーションに関する既知の問題はありますか?

カテゴリ:シミュレーションツール:Quartus® Prime、ModelSimデバイス:Cyclone® 10Quartus® Prime Standard Edition または Lite Edition の v17.0 および v17.1 において Verilog HDL を使用した RTL レベル・シミュレーションを実行する際、Cyclone® 10 LP の ALTPLL シミュレ...

Intel:ModelSim® の transcript に表示されるメッセージの最初の方が消えてしまいます。

カテゴリ:シミュレーションツール:ModelSim® / Questa® Simデバイス:-ModelSim® / Questa® Sim では、transcript に表示されるメッセージの行数の初期設定が 5000行になっています。5000行を超えたメッセージは、古い行から削除されます。表示行数を増やすには、下記のように設定を変更してください。[手順]ModelSim® / Questa...

Intel:ModelSim® でバッチ・モード(GUI を起動しない)でシミュレーション実行する方法はありますか?

カテゴリ:シミュレーションツール:ModelSim®デバイス:-コマンド・プロンプトから対象デザインのワーキング・ディレクトリに移動し、vsim 実行時に -c コマンドをつけて実行すると、GUI を起動せずにシミュレーション実行可能です。環境変数の PATH に ModelSim® の実行ファイル・パスを追加しておくことが必要です。例)スクリプトファイルを使用する場合vsim -c -do...

Intel:FPGA 内蔵メモリの Initialize File ファイルとして、MIF ファイルを使用することは可能ですか?

カテゴリ:シミュレーションツール:ModelSim®デバイス:-ModelSim® では MIF や通常サポートされている Initialize File の HEX をダイレクトに読み込めません。フォーマットを変換するための DLL ファイル(convert_hex2ver ユーティリティ)が必要です。Quartus® II v5.1 以降では、altera_mf ライブラリに conve...