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Intel:Signal Tap Logic Analyzer を IP Catalog で生成して実装していますが、設定を反映して STP ファイルに展開できますか?

カテゴリ:Quartus® Primeツール:Quartus® Primeデバイス:-Signal Tap をモジュールとしてデザインに組み込みコンパイルを実行後、下記メニューより実装内容を反映した STP ファイルを Save As で保存し起動することができます。File メニュー ⇒ Create/Update ⇒ Create SignalTap II File from Desig...

Intel:Platform Designer 上で配置したペリフェラルからの割込みと、Platform Designer 外で作成した HDL からの割込みを Hard Processor System (HPS) の IRQ0 ポートに配置したい場合どうすれば良いですか?

カテゴリ:Quartus® Prime (Platform Designer)ツール:Quartus® Primeデバイス:-受け側のポートとしては Platfrom Designer で内部接続、もしくは外部へエクスポートので排他になります。下記いずれかの実現方法があります。割り込みを上げる側の信号を一度エクスポートして Platform Designer 外部で接続するIRQ_Bridg...

Intel:High Level Synthesis (HLS) コンパイラで Cyclone® 10 LP はサポートされますか?

カテゴリ:HLSツール:HLS コンパイラデバイス:Cyclone® 10Cyclone® 10 LP のサポート予定はありません。

Intel:High Level Synthesis (HLS) コンパイラが出力するハードウェア言語は選択できますか?

カテゴリ:HLSツール:HLS コンパイラデバイス:-選択できません。現在のツールで出力するファイルは、VHDL/Verilog の混在となります。

Intel:Platform Designer の Address Span Extender の使い方についての資料はありますか?

カテゴリ:Quartus® Prime (Platform Designer)ツール:Quartus® Primeデバイス:-下記の資料をご参照ください。Intel Quartus Prime Standard Edition User Guide - Platform Designerhttps://www.intel.com/content/dam/www/programmable/us...

Intel:Platform Designer の Interval Timer コアを Watch Dog Timer として使用する場合、ソフトウェアではどのように処理すべきですか?

カテゴリ:IPツール:-デバイス:-Watch Dog Timer のカウントダウンを開始するには control レジスタの START bit に 1 をライトします。カウンタをリセットしてリロードさせるためには、いずれかの period レジスタに対して任意のデータのライトします。(値は意味を持ちません。)(参考)Embedded Peripherals IP User Guideht...

Intel:DDR3 Controller コアの出力 pll_locked は PLL sharing をしない場合でも使用可能ですか?User Guide に This interface is enabled only when you set PLL sharing modeと記述されています。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® Vpll_locked は PLL sharing が No sharing の設定でも使用可能です。(参考)External Memory Interface Handbookhttps://www.intel.com/content/dam/www/programmable/us/en/pdf...

Intel:Stratix® 10 を使用して PCI-Express (PCIe) の設計を実施しています。Quartus® Prime v18.1 Pro Edition を使用していますが、タイミング解析において Minimum Pulse Width の違反が発生しています。

カテゴリ:PCI-Expressツール:Quartus® Primeデバイス:Stratix® 10v18.1 時点での Minimum Pulse Width の違反は無視することが可能です。将来のバージョンでは修正されますので、それまでお待ちください。(参考)Why is a minimum pulse width timing violation information message...

Intel:MAX® 10 を対象にしたデザインの .vo ファイルを ModelSim® - Intel FPGA Edition でシミュレーションした際に fiftyfivenm_lcell_comb の信号をモニタできません。

カテゴリ:シミュレーションツール:ModelSim®-Intel FPGA Editionデバイス:MAX® 10v16.1、v17.0、v17.1 に付随する ModelSim - Intel FPGA Edition では、fiftyfivenm_lcell_comb に関する信号をモニタすることができません。正しいライブラリが読み込めていないことが原因です。そのため、対策として、スクリ...

Intel:High Level Synthesis (HLS) コンパイラで --clock オプションで設定したクロック周波数が、生成された SDC ファイルに反映されていません。

カテゴリ:HLSツール:HLS コンパイラデバイス:---clock オプションは RTL 化時のレイテンシやリソース数に反映されるのみで、Quartus® Prime 用の SDC ファイルには反映されません。

Intel:FPGA の IBIS モデルは、どこから入手できますか?

カテゴリ:仕様ツール:-デバイス:-FPGA の IBIS モデルは、以下のページから入手することができます。https://www.intel.com/content/www/us/en/programmable/support/support-resources/download/board-layout-test/ibis/ibs-ibis_index.html

Intel:Reed Solomon II IP コアの Encoder で、設定可能な符号語の最大長(1パケットのサイズ)を教えてください。

カテゴリ:IP (Reed Solomon II)ツール:Quartus® Primeデバイス:-符号語のサイズは、以下の2つのパラメータを乗算することで決定されます。 (Number of bits per symbol) * (Number of symbols per codeword)パラメータ (Number of bits per symbol) は、プルダウン・メニューで指定さ...