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Intel:CMU PLL は、どのような PLL ですか?

カテゴリ:IP (PLL)ツール:-デバイス:Stratix® V、Arria® V、Cyclone® VCMU PLL は、Stratix® V/Arria® V/Cyclone® V のトランシーバ・ブロックの送信チャネルに対して、送信能力に見合った送信クロックを生成します。また、CMU PLL は トランシーバ・ブロックの受信チャネルのクロック・データ・リカバリ(CDR)用 PLL と...

Intel:Remote System Update IP のレジスタにアクセスしていますが、ドキュメントに記載の通りの動作をしていません。なぜですか?

カテゴリ:IP(その他)ツール:Quartu® Primeデバイス:Cyclone® Vレジスタへのアクセス方法によって参照するマップが異なります。下記ドキュメントから該当項目をご参照ください。Altera Remote Update IP Core User Guidehttps://www.intel.com/content/dam/www/programmable/us/en/pdfs...

Intel:Arria® 10 同士を対向させ PCI-Express (PCIe) Root Port - Endpoint (Avalon-ST インターフェイスを使用) の設計をしています。Endpoint 側から、自身に設定されている Configuration 空間の情報を取得することは可能ですか?

カテゴリ:PCI-Expressツール:-デバイス:Arria® 10PCIe システムでは、基本的に Root Port 側から Configuration Transaction を発行して、Endpoint 側の Configuration Read/Write を実施しますが、デバッグ用途で LMI というインターフェイスが用意されています。(参考)Intel® Arria® 10 ...

Intel:Arria® 10 で PCI-Express (PCIe) with DMA IP を使用していますが、コンパイルでエラーが発生します。回避方法について教えてください。

<エラーメッセージ>Error (10166): SystemVerilog RTL Coding error at file_name.sv(xxx): always_comb construct does not infer purely combinational logic.Error (12152): Can't elaborate user hierarchy "instance...

Intel:DisplayPort IP の non-GPU mode と GPU mode のそれぞれの設定はどのように使い分ければ良いですか?

カテゴリ:IP (DisplayPort)ツール:Quartus® Primeデバイス:-該当設定により、下記ユーザーガイドの DPCD Locations に記載されている DisplayPort IP 内部のレジスタへのアクセス可能範囲が変わってきます。そのため、ご使用予定の機能がどちらのモードで使用可能かを確認してモードを選択してください。(参考)DisplayPort Intel® ...

Intel:Cyclone® V で PCI-Express (PCIe) IP (Avalon-MM 構成) を使用しています。Memory Write リクエストを実行した際、Avalon-MM の Wait 信号がネゲートされるのはいつですか?対向デバイスからの ACK などの応答も含みますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VPCIe IP の Avalon-MM ポートが Master 側からの Write リクエストを受信した際にネゲートされます。対向デバイスの ACK についての時間は含んでいません。

Intel:SODIMM を接続していますが、キャリブレーションが Fail します。どのような理由が考えられますか?

カテゴリ:外部メモリー・インターフェイスツール:Quartus® Primeデバイス:-複数ランクの DIMM の場合、アドレス・ミラーリングになっている場合があります。アドレス・ミラーリングに対応するためには、IP設定で Enable address mirroring for odd ranks を ON にします。

Intel:Arria® V GX スターター開発キットで Triple-Speed Ethernet (TSE) IP の検証を行っていますが、送信パケットが MAC から PHY に出力されません。

カテゴリ:IP (Triple Speed Ethernet)ツール:-デバイス:Arria® V以下のドキュメントを参考にサンプルデザインで動作を確認後、ご自分のデザインとの差分(設定等)をご確認ください。AN647: Single-Port Triple Speed Ethernet and On-Board PHY Chip Reference Designhttps://www.in...

Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:Stratix® 10 で reconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないですか?

カテゴリ:トランシーバーツール:-デバイス:Stratix® 10問題ありません。Power-up 時の Calibration に必要なのは OSC_CLK_1 と Transceiver PLL に供給される全ての Reference Clock です。起動時の reconfig_clk(mgmt_clk) の供給は必須ではありません。ただし、reconfig_clk が安定供給されるま...

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...