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Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:Stratix® 10 で reconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないですか?

カテゴリ:トランシーバーツール:-デバイス:Stratix® 10問題ありません。Power-up 時の Calibration に必要なのは OSC_CLK_1 と Transceiver PLL に供給される全ての Reference Clock です。起動時の reconfig_clk(mgmt_clk) の供給は必須ではありません。ただし、reconfig_clk が安定供給されるま...

Intel:Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VEndpoint 側の pin_perst を実行してください。なお、pin_perst による Reset を実行すると Configuration Register の情報なども初期化されるので、再度 HOST 側から Configuration Transaction を実行する必要があります。

Intel:Cyclone® V で PCI-Express (PCIe) を Avalon-MM インターフェイスで使用しています。ユーザーガイドの RxmByteEnable 信号の説明には "DWORD enables for write data." と記載がありますが、Read Transaction ではこの信号は使用できますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VRead Transaction に対しても使用可能です。Transaction の Data Length を取得することが目的であれば、内部の Avalon-ST 信号で TLP を観測することも可能です。Cyclone V Avalon-MM Interface for PCIe Solutions User Gu...

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Cyclone® V以下のページをご参照ください。https://macnicago.zendesk.com/hc/ja/articles/360020750011-HPS-%E3%83%96%E3%83%AD%E3%83%83%E3%82%AF%E3%81%AE-EMIF-Debug-Report-%E8%A8%AD%E5%AE%...

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

<ワーニング・メッセージ>Warning (14632): Output pin "< DQ pin 信号パス>" driven by bidirectional pin "<DQ信号名>" cannot be tri-stated File: <File 名>カテゴリ:外部メモリ・インタフェースツール:Quartus Primeデバイス:Cyclone®...

Intel:Cyclone® V の Hard Memory Controller で、DDR2 を選択した場合、OCD (Off Chip Driver) 機能はサポートされていますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VOCD については、Hard Memory Controller が MRS 設定時に『EMRS1に A[9:7] = "111" をセット、その後、EMRS1に A[9:7] = "000" をセット』という動作で有効になります。

Intel:Arria® 10 の温度センサ IP(Altera Temperature Sensor)はどのようなタイミングで温度を測定しますか?

カテゴリ:IP(その他)ツール:Quartus® Primeデバイス:Arria® 10Reset がデアサートされた状態で、corectl がアサートされている状態であれば、1024 サイクル毎に eoc が 1T 幅でアサートされます。その際に更新された Tempoutは、次の eoc アサートまで値を保持されます。

Intel:ALTERA_FP_FUNCTIONS IP では、Arria® 10 の場合 Enable Hardware Floating Point を ON/OFF することでどのように影響しますか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Enable Hardware Floating Point を ON/OFF することで DSP の使用/不使用を指定できます。その場合レジスタを含むリソース内容が変化し、レイテンシも異なる値になる場合がありますので、レポート内容をご確認ください。DSP リソースの不足を補うために使用する場合、レイテンシの違い...

Intel:Arria® 10 で Multiply Accumulateを実装するには Native Floating point DSPと Floating Point IP のどちらを使えば良いですか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Multiply Accumulate(積和演算)についてはどちらも対応モードが用意されていますので、IP の設定によってはどちらも同じ結果となる場合もあります。それぞれ下記の様な違いがあります。[Arria 10 Native Floating Point DSP IP]DSP ブロック1個の実装に特化(リソー...