該当件数 1047

Intel:Signal Tap でキャプチャした波形をテストベンチにする方法はありますか?

カテゴリ:シミュレーションツール:ModelSim® - Intel® FPGA Editionデバイス:-ModelSim® の場合、Signal Tap の波形を VCD ファイルに保存し、それを使用してシミュレーションを実行することが可能です。【手順】1. Signal Tap を設定し波形を取得・Signal Tap 画面の File メニュー > Export を選択 Exp...

Intel:MAX® 10 User Flash Memory (UFM) に初期値ファイル (Word 245760, Size 32) を指定しSynthesis を実行すると下記ワーニングが表示されます。hex ファイルに問題がありますか?

<ワーニングメッセージ>Warning (113006): Word addressed memory initialization file "***.hex" was read in the byte-addressed format File: /***.hex Line: 1Warning (113015): Width of data items in "***.hex" is g...

Intel:CMU PLL は、どのような PLL ですか?

カテゴリ:IP (PLL)ツール:-デバイス:Stratix® V、Arria® V、Cyclone® VCMU PLL は、Stratix® V/Arria® V/Cyclone® V のトランシーバ・ブロックの送信チャネルに対して、送信能力に見合った送信クロックを生成します。また、CMU PLL は トランシーバ・ブロックの受信チャネルのクロック・データ・リカバリ(CDR)用 PLL と...

Intel:Hard Processor System (HPS) の L2 Cache Filtering Register の初期値を教えてください。

カテゴリ:SoCツール:-デバイス:Cyclone® V実際の初期値は CFGADDRFILTSTART というハードコーデットされた値となりますが、ユーザで変更可能なものは Boot ROM 以降となりますので、下記でお考えください。・Address Filtering Start Register : 0xFFFEFC00 Start: 0x00100001(0bit 目は Addres...

Intel:Remote System Update IP のレジスタにアクセスしていますが、ドキュメントに記載の通りの動作をしていません。なぜですか?

カテゴリ:IP(その他)ツール:Quartu® Primeデバイス:Cyclone® Vレジスタへのアクセス方法によって参照するマップが異なります。下記ドキュメントから該当項目をご参照ください。Altera Remote Update IP Core User Guidehttps://www.intel.com/content/dam/www/programmable/us/en/pdfs...

Intel:Nios® II のワークスペースを圧縮して移動するとプロジェクトが消えてしまいました。プロジェクトやワークスペースを移動させる際に注意する事はありますか?

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-Windows 標準の zip 圧縮機能(※1)でワークスペースを圧縮し別のフォルダで解凍した後、そのワークスペースを Nios® II Software Build Tools (SBT) for Eclipse で開くと、登録されていたプロジェクトが消えてしまいます。これは、Windows の zip 圧縮機能の特性で...

Intel:IOWR 関数でビットアクセス制御はできますか?

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-下記のような方法が可能です。1ビット幅の PIO(Width 1bit Output に設定)を複数インスタンスし対象ビットだけを制御する方法ソフトウェアで下記のように対象ビットのみをマスクする方法(記述例)IOWR( base, offset, data);data = ( IORD & (!(n <<...

Intel:Cyclone® V では Assignments Editor の Location の項目に DSP がありませんが、DSP ブロックの配置を指定できますか?

カテゴリ:Quartus® Primeツール:Quartus® Primeデバイス:Cyclone® VAssignments Editor の Location の項目にはありませんが、Value 欄に DSP_X00_Y0_N0 という形式で直接記載するとDSP ブロックを指定できます。

Intel:Minimal Preloader (MPL) 内のどこで Qsys で設定した QSPI のクロック値が反映されるのかを教えてください。

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Valt_qspi_init()alt_qspi_enable()共に alt_qspi.c において書かれている関数です。<Drive>:\altera\15.1\embedded\ip\altera\hps\altera_hps\hwlib\src\hwmgr\alt_qspi.c特に Qsys で設定した Q...

Intel:リモート・サーバーに SSH ログインしてコンパイルする際、接続断した後もコンパイルを継続させることはできますか?

カテゴリ:Quartus®ツール:Quartus® Primeデバイス:-SSH で作業をする場合、通信が途絶えると実行中の処理が終了してしまうため、FPGA のコンパイルなど、比較的実行時間が長い作業を行う場合は、screen を使用すると接続断後もセッションが継続するため便利です。手順は以下となります。※ Windows マシンから Linux サーバーに対して teraterm で S...

Intel:Cyclone® V の IO Bank 9A のピン構成で VCCIO と VCCPD のピンがありませんが、なぜですか?

カテゴリ:仕様ツール:Quartus® Primeデバイス:Cyclone® VCyclone® V の Bank 9Aは、コンフィグレーションピン専用の構成 Bank のため VCCIO または VCCPD 電圧ピンがありません(参考)Why are there no VCCIO and VCCPD pins associated with bank 9A in the pin-out f...

Intel:Stratix® V はパーシャル・リコンフィグレーションをサポートしていますか?

カテゴリ:仕様ツール:Quartus® Primeデバイス:Stratix® VStratix® V はパーシャル・リコンフィグレーションをサポートしています。(参考)Intel Quartus Prime Standard Edition User Guide: Partial Reconfigurationhttps://www.intel.com/content/www/us/en/p...