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Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vxml ファイルは自動生成されません。こちらは SoC EDS のインストール時に example フォルダーに用意されるリファレンス・デザイン内にサンプルとして格納されます。(例)C:\intelFPGA\18.1\embedded\examples\hardware\cv_soc_devkit_ghrd\hps_comm...

Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:インテル® HLS コンパイラー用の C++ ソースコードで変数のビット選択は可能ですか?

カテゴリ:HLSツール:インテル® HLS コンパイラーデバイス:-ac_int 型を使用することでビット選択が可能です。下記の資料をご参照ください。<Quartus® Prime インストール>/hls/include/ref/ac_datatypes_ref.pdf2.3.9. Bit Select Operator: []2.3.10. Slice Read Method:...

Intel:Stratix® 10 で reconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないですか?

カテゴリ:トランシーバーツール:-デバイス:Stratix® 10問題ありません。Power-up 時の Calibration に必要なのは OSC_CLK_1 と Transceiver PLL に供給される全ての Reference Clock です。起動時の reconfig_clk(mgmt_clk) の供給は必須ではありません。ただし、reconfig_clk が安定供給されるま...

Intel:電源起動時にコンフィグレーションを実行させずに EPCQ-A の書き換えを行う事ができますか?

カテゴリ:プログラミング/コンフィグレーションツール:-デバイス:EPCQ-AFPGA の nCONFIG ピンを Low にしたまま、AS モードでのプログラミングを実施することで EPCQ-A の書き換えを行う事ができます。

Intel:Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VEndpoint 側の pin_perst を実行してください。なお、pin_perst による Reset を実行すると Configuration Register の情報なども初期化されるので、再度 HOST 側から Configuration Transaction を実行する必要があります。

Intel:Cyclone® V で PCI-Express (PCIe) を Avalon-MM インターフェイスで使用しています。ユーザーガイドの RxmByteEnable 信号の説明には "DWORD enables for write data." と記載がありますが、Read Transaction ではこの信号は使用できますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VRead Transaction に対しても使用可能です。Transaction の Data Length を取得することが目的であれば、内部の Avalon-ST 信号で TLP を観測することも可能です。Cyclone V Avalon-MM Interface for PCIe Solutions User Gu...

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Cyclone® V以下のページをご参照ください。https://macnicago.zendesk.com/hc/ja/articles/360020750011-HPS-%E3%83%96%E3%83%AD%E3%83%83%E3%82%AF%E3%81%AE-EMIF-Debug-Report-%E8%A8%AD%E5%AE%...

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...

Intel:Cyclone® V SoC を使用して、PCI-Express (PCIe) Root Port IP の設計をしています。Root Port 自身の Configuration Register にアクセスで発行する TLP は CfgRd0/CfgWr0 or CfgRd1/CfgWr1 のどちらを使用すれば良いですか?同じく、Endpoint 側にアクセスする際に使用する Configuration Transaction はどちらですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® Vまず、PCIe では以下の Type の Configuration Space Register を備えています。Root Port : Type 1 Configuration Space RegistersEndpoint : Type 0 Configuration Space Registersそして、Root...

Intel:Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Arria® 10Intel® Arria® 10 Hard Processor System Technical Reference Manual に記載されている CM_PLL_CLK[4:0] は Internal Test 用の信号になりますので、ユーザーは使用しないようにしてください。Intel® A...