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Intel:Cyclone® V と DDRx の接続で終端抵抗の配置場所や終端抵抗までのトレース長の規定はありますか?

カテゴリ:Ethernetツール:Quartus® Primeデバイス:Cyclone® 10 LP以下リンクのデザインをご参照ください。Design Store : Nios II Simple Socket Server For C10 LPhttps://fpgacloud.intel.com/devstore/platform/17.1.0/Standard/nios-ii-simp...

Intel:Arria® 10 SoC 開発キット向け 10GBASE-R SFP ループバック・テストの Example Design はありますか?

カテゴリ:Ethernetツール:-デバイス:Arria® 10Design Store に下記のデザインがあります。Arria 10 SOC Scalable Multispeed 10M-10G Ethernet Designhttps://fpgacloud.intel.com/devstore/platform/16.0.0/Standard/arria-10-soc-scalabl...

Intel:Triple Speed Ethernet (TSE) IP のハードウェア・リセット(reset)信号を解除した後も、SW_RESET のシーケンスは実行され続けますか?

カテゴリ:IP (Ethernet)ツール:-デバイス:-ハードウェア・リセットは Software Reset のように Sequence は実行されず、reset を 3サイクル入れると TSE のすべてのロジックは強制的に初期化されます。ユーザ・ガイドを合わせてご参照ください。参考Triple-Speed Ethernet Intel FPGA IP User Guidehttps:/...

Intel:Triple Speed Ethernet (TSE) IP のソフトウェア・リセット(command_config レジスタの SW_RESET)を 1 に設定してから SW リセットが完了するまでの時間の規定はありますか?

カテゴリ:IP (Ethernet)ツール:-デバイス:-時間の規定はありません。SW_RESET ビットを 1 に設定後、MAC Control Interface Signals の reg_busy がネゲートされるのを待ってください。