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Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vxml ファイルは自動生成されません。こちらは SoC EDS のインストール時に example フォルダーに用意されるリファレンス・デザイン内にサンプルとして格納されます。(例)C:\intelFPGA\18.1\embedded\examples\hardware\cv_soc_devkit_ghrd\hps_comm...

Intel:Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VEndpoint 側の pin_perst を実行してください。なお、pin_perst による Reset を実行すると Configuration Register の情報なども初期化されるので、再度 HOST 側から Configuration Transaction を実行する必要があります。

Intel:Cyclone® V で PCI-Express (PCIe) を Avalon-MM インターフェイスで使用しています。ユーザーガイドの RxmByteEnable 信号の説明には "DWORD enables for write data." と記載がありますが、Read Transaction ではこの信号は使用できますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VRead Transaction に対しても使用可能です。Transaction の Data Length を取得することが目的であれば、内部の Avalon-ST 信号で TLP を観測することも可能です。Cyclone V Avalon-MM Interface for PCIe Solutions User Gu...

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Cyclone® V以下のページをご参照ください。https://macnicago.zendesk.com/hc/ja/articles/360020750011-HPS-%E3%83%96%E3%83%AD%E3%83%83%E3%82%AF%E3%81%AE-EMIF-Debug-Report-%E8%A8%AD%E5%AE%...

Intel:Cyclone® V SoC を使用して、PCI-Express (PCIe) Root Port IP の設計をしています。Root Port 自身の Configuration Register にアクセスで発行する TLP は CfgRd0/CfgWr0 or CfgRd1/CfgWr1 のどちらを使用すれば良いですか?同じく、Endpoint 側にアクセスする際に使用する Configuration Transaction はどちらですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® Vまず、PCIe では以下の Type の Configuration Space Register を備えています。Root Port : Type 1 Configuration Space RegistersEndpoint : Type 0 Configuration Space Registersそして、Root...

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

<ワーニング・メッセージ>Warning (14632): Output pin "< DQ pin 信号パス>" driven by bidirectional pin "<DQ信号名>" cannot be tri-stated File: <File 名>カテゴリ:外部メモリ・インタフェースツール:Quartus Primeデバイス:Cyclone®...

Intel:Cyclone® V の Hard Memory Controller で、DDR2 を選択した場合、OCD (Off Chip Driver) 機能はサポートされていますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VOCD については、Hard Memory Controller が MRS 設定時に『EMRS1に A[9:7] = "111" をセット、その後、EMRS1に A[9:7] = "000" をセット』という動作で有効になります。

Intel:Cyclone® V の Custom PHY について、独自の IP を接続して使用する場合、COM/SKP 等の制御 Code はユーザー側で制御して入力する必要がありますか?

カテゴリ:トランシーバツール:Quartus® Primeデバイス:Cyclone® Vオリジナルの IP を使用するのであれば、制御用のコードについてはユーザ側で挿入します。例えば、PCI-Express (PCIe) や Ethernet 等、IP を使用する場合には、IP 側で制御を実施します。

Intel:Cyclone® V と DDRx の接続で終端抵抗の配置場所や終端抵抗までのトレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® V特定の推奨配線はありません。分岐前のメモリ側で終端後、分岐し各チップに等長配線することも可能ですし、分岐後に各メモリごとに終端を設けることも可能です。ただし、いずれの配線を選択したとしても基板シミュレーションを実施し問題がないことを確認していただく必要があります。各トレース長については下記 External Memo...

Intel:Cyclone® V と DDR3 の接続でフライバイ接続しない場合の配線ガイダンスや各トレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VExternal Memory Interface (EMIF) Handbook には、"フライバイ未対応のデバイスについては DDR2 のレイアウトガイドラインを参照する" とあります。下記の DDR2 のレイアウトガイドラインをご参照ください。External Memory Interface Handbook...

Intel:Cyclone® V SoC 開発キットを使用して Board Test System(BTS) の Power Monitor で消費電力を測定したいのですが、ユーザ回路内に特殊な回路を実装する必要はありますか?

カテゴリ:開発キットツール:Othersデバイス:Cyclone® Vボード上の MAX® V がその役割を果たすため FPGA 内に本機能用の回路は不要です。

Intel:Coretex™-A9 の機能である WFI/WFE State を Cyclone® V SoC で FPGA 側に通知することは可能ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Cyclone® V可能です。HPS IP の設定において Enable MPU Standby and event signals を有効にすると各出力を伝搬することが可能です。h2f_mpu_standbywfe[1:0]h2f_mpu_standbywfi[1:0]それぞれ各コアの状態が伝搬されます。