該当件数 109

Intel:Arria® V GX スターター開発キットで Triple-Speed Ethernet (TSE) IP の検証を行っていますが、送信パケットが MAC から PHY に出力されません。

カテゴリ:IP (Triple Speed Ethernet)ツール:-デバイス:Arria® V以下のドキュメントを参考にサンプルデザインで動作を確認後、ご自分のデザインとの差分(設定等)をご確認ください。AN647: Single-Port Triple Speed Ethernet and On-Board PHY Chip Reference Designhttps://www.in...

Intel:Cyclone® V SoC / Arria® V SoC において、FPGA のデザインを変更した際に handoff ファイルが生成されますが、preloader の差替えが必要かの判断基準はありますか?

カテゴリ:SoCツール:Quartus® Primeデバイス:Cyclone® V / Arria® VQuartus® Prime コンパイル時のメッセージで判断できます。preloader の差替えが必要な場合The configuration of the hard Processor Subsystem(HPS) within this dsign has changed.The P...

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...

Intel:DDR3 Controller コアの出力 pll_locked は PLL sharing をしない場合でも使用可能ですか?User Guide に This interface is enabled only when you set PLL sharing modeと記述されています。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® Vpll_locked は PLL sharing が No sharing の設定でも使用可能です。(参考)External Memory Interface Handbookhttps://www.intel.com/content/dam/www/programmable/us/en/pdf...

Intel:Arria® V の PCI-Express (PCIe) IP で、VOD にデフォルトの設定は反映されていますか?

カテゴリ:PCI-Expressツール:Quartus® Primeデバイス:Arria® VPCIe IP を使用する場合、Analog Parameter についてはメーカでキャラクタライズした値がデフォルトで入っています。特に問題がない場合には、これらの Analog Parameter についてはユーザ側で変更する必要はありません。

Intel:OpenCL™ で FPGA に実装された回路のエリア縮小と処理時間の短縮を行うにはどのようにしたら良いですか?

カテゴリ:OpenCL™ツール:インテル® FPGA for OpenCL™デバイス:Arria® V性能最適化には、現在のコードで、どのラインの何の処理に時間がかかっているかを分析することから始める必要があります。インテル® FPGA for OpenCL™ では Profiler というツールがあるためこれを使用します。エリア最適化に対しても エリアレポートというツールがあり、どのライン...

Intel:インテルから提供されている Arria® V の IBIS-AMI モデルは、出力ジッターを含みますか?

カテゴリ:トランシーバツール:-デバイス:Arria® Vインテルのウェブページで公開されている Arria® V の IBIS モデルは Ver5.0 になり、その際の Algorithmic Model(***.ami)における Tx_Jitter はオプション扱いの設定になります。この事を踏まえて上記の ***.ami を HyperLynx で参照すると Tx_Jitter 設定はな...

Intel:Configuration via Protocol (CvP) では、ペリフェラル・データの暗号化は可能ですか?

カテゴリ:プログラミング/コンフィギュレーションツール:Quartus® Primeデバイス:Stratix® V / Arria® V / Cyclone® V暗号化はコア・イメージに対してのみ可能で、ペリフェラルに関しては暗号化はできません。参考Configuration via Protocol (CvP) Implementation in V-series FPGA Devices...

Intel:Stratix® V/Arria® V/Cyclone® V の AS コンフィギュレーションで使用する DCLK の周波数の指定方法を教えてください。

カテゴリ:仕様ツール:Quartus® Primeデバイス:Stratix® V、Arria® V、Cyclone® VQuartus® Prime のコンフィギュレーション設定で AS コンフィギュレーションの DCLK 周波数を指定することができます。Assignments メニュー ⇒ Device ⇒ Device and Pin Options ⇒ Configuration を選...

Intel:Arria® V / Cyclone® V の SoC FPGA の Hard Processor System (HPS) の Reset Manager レジスタである bit 6:s2f は、設定するとどのような動作になりますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V / Cyclone® Vs2f は h2f_rst_n の信号を操作するビットです。通常は HPS 側の Warm Reset 発行時に出力されますが、miscmodrst の s2f を 1 にすることで HPS 側は動作させたまま、FPGA への h2f_rst_n 出力を操作することが可能です。参考Cyclone V H...