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Intel:Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Arria® 10Intel® Arria® 10 Hard Processor System Technical Reference Manual に記載されている CM_PLL_CLK[4:0] は Internal Test 用の信号になりますので、ユーザーは使用しないようにしてください。Intel® A...

Intel:Arria® 10 は、1つの DSP ブロックに2つの乗算器をもつモードがありますが、2つの乗算を1つの乗算器に配置することはできますか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10通常は、DSP ブロックが足りなくなると Quartus® Prime でコンパイル時に自動でパッキングを行います。意図的に実施する場合は、Logic Lock 機能で 2乗算器を 1DSP Block に割り当てる指定をすることによって、18x19 bit の独立の2乗算器を 1DSP Block で fitt...

Intel:Arria® 10 で ADME を有効にし、Transceiver Toolkit を使用しています。この環境だと Hard PRBS を使用して Data のチェックを実施することになりますが、測定の際任意のテスト・パターンを指定することは可能ですか?

カテゴリ:トランシーバツール:Quartus® Primeデバイス:Arria® 10ADME を使用した Hard PRBS では任意の Data パターンを印加できません。その場合、Hard PRBS の代わりに、Soft PRBS (Altera Avalon Data Pattern Generator & Checker) を接続し、RTL を編集することで対応可能です。

Intel:Arria® 10 の温度センサ IP(Altera Temperature Sensor)はどのようなタイミングで温度を測定しますか?

カテゴリ:IP(その他)ツール:Quartus® Primeデバイス:Arria® 10Reset がデアサートされた状態で、corectl がアサートされている状態であれば、1024 サイクル毎に eoc が 1T 幅でアサートされます。その際に更新された Tempoutは、次の eoc アサートまで値を保持されます。

Intel:ALTERA_FP_FUNCTIONS IP では、Arria® 10 の場合 Enable Hardware Floating Point を ON/OFF することでどのように影響しますか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Enable Hardware Floating Point を ON/OFF することで DSP の使用/不使用を指定できます。その場合レジスタを含むリソース内容が変化し、レイテンシも異なる値になる場合がありますので、レポート内容をご確認ください。DSP リソースの不足を補うために使用する場合、レイテンシの違い...

Intel:Arria® 10 で Multiply Accumulateを実装するには Native Floating point DSPと Floating Point IP のどちらを使えば良いですか?

カテゴリ:DSPツール:Quartus® Primeデバイス:Arria® 10Multiply Accumulate(積和演算)についてはどちらも対応モードが用意されていますので、IP の設定によってはどちらも同じ結果となる場合もあります。それぞれ下記の様な違いがあります。[Arria 10 Native Floating Point DSP IP]DSP ブロック1個の実装に特化(リソー...

Intel:Quartus® Prime Standard Edition ver.17.1 を使用しています。External PLL で LVDS を構成したとき、detive_pll_clocks で制約した loadena の clock について、タイミング・レポートを見ると PLL の設定と異なる値になります。

カテゴリ:タイミング制約/解析ツール:Quartus® Primeデバイス:Arria® 10Quartus® Prime Standard Edition ver.17.1 にて確認されている問題です。対策として、loadena に対して、create_generated_clock で SDC タイミング制約を追加してください。

Intel:Arria® 10 に対して、JAM STAPL Player でプログラミングする際の注意点を教えてください。

カテゴリ:プログラミング / コンフィグレーションツール:Othersデバイス:Arria® 10JAM STAPL Player による書込みソフトウェア(jam.exe)は、Quartus Programmer に内包されている為、以下のオプションを使用することで、コマンドライン経由で USB-Blaster を使用して書き込むことができます。quartus_jli -aCONFIGUR...

Intel:Arria® 10 GX の Transceiver Block において RX PMA の設定で、CTLE Mode が "Manual" と "Triggered" があります。どの様に使い分ければ良いのですか?

カテゴリ:トランシーバツール:Quartus® Primeデバイス:Arria® 10Arria® 10 GX + Native PHY の構成であれば、CTLE : Manual で使用し、QSF や Assignment Editor で任意の値を設定してください。また、User Guide に記載のある通り、CTLE : triggered mode は PCIe Protocol で...

Intel:Ubuntu で、i++ コンパイルを実行したのですが、下記のようなエラーが発生します。

<エラー・メッセージ>/usr/include/c++/4.4.7/exception_ptr.h:143:13: error: unknown type name 'type_info'カテゴリ:HLSツール:インテル® HLS コンパイラデバイス:Arria® 10Quartus® Prime Pro Edition ver.18.1 では GCC 5.4.0 がサポートバージョンとなり...

Intel:カーネルのコンパイル時間を減少させる設定はありますか?

カテゴリ:OpenCL™ツール:インテル® FPGA SDK for OpenCL™デバイス:Arria® 10.qsf ファイルにて以下のように記載することで、使用するコアの数を設定することができます。set_global_assignment -name NUM_PARALLEL_PROCESSORS <コアの数>例)コアの数を 8 と設定する場合 → set_global_...

Intel:Arria® 10 で External Memory Interface (EMIF) のシミュレーションの時間を短縮する方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10下記の設定を有効にすることでシミュレーション時間の短縮が可能です。IP Parameter Editor の Diagnostics タブ > Simulation Option 欄Calibration mode に skip calibration を選択するAbstract phy...