該当件数 19

Intel:Arria® 10 の外部メモリ・インタフェース(EMIF)で DDR3L を 533.333MHz の動作周波数で使用します。IP のパラメータ設定で、Mem Timing タブの Speed Bin 設定は動作周波数に対応するレートの -1066 を選択すれば良いですか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10EMIF GUI の Mem Timing タブの Speed Bin 設定は、動作周波数ではなく使用する DDR3L コンポーネントの Speed Grade(対応可能最大レート)を設定してください。たとえば -1600 品や -2133 品を接続する場合はその値にします。

Intel:データ幅 1bit で IP Catalog から FIFO(VHDL)を生成しシミュレーションするとエラーになります。

<エラー・メッセージ>Fatal: (vsim-3807) Types do not match between component and entity for port "sample_data".カテゴリ:シミュレーションツール:ModelSim®デバイス:-生成された FIFO の記述の中で sample_data が sample_data: IN STD_LOGIC_VECTOR...

Intel:External Memory Interface (EMIF) IP のパラメータを変えずに FPGA のデバイス型番を変更できますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria 10EMIF の IP のパラメータは全く変えない場合でも、Quartus® Prime にて FPGA の型番を変更した場合には EMIF IP を再度 Generate してください。再 Generate しない場合、Quartus® Prime のコンパイル中にエラーとなる可能性があります。

Intel:EMIF パターンの等長配線をする場合、パッケージ内の配線遅延を考慮した方が良いですか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Stratix® 10、Stratix® V、Arria® 10以下の資料に記載されているとおり、各デバイスとメモリ・プロトコルに応じて一定の周波数以上の場合(または超える場合)には、パッケージ内の配線遅延を考慮して設計することが推奨です。参考External Memory Interface Handbook Volume 2: De...

Intel:Arria® 10 SoC で Hard Processor System (HPS) 側に接続されている DDR メモリをデバッグする方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10HPS 側のメモリを検証する際は FPGA 側でメモリ IP を作成して HPS 側のメモリに対するピン配置をします。メモリが DDR4 の場合、設定を有効にすれば Emif tool kit を使うことができます。DDR3 の場合は HDL や設定に手を加える必要があります。Arria 10...

Intel:EMIF Layout Guidelines にて Maximum Trace Length の記載がありますが、その長さはパッケージの内部配線長も含みますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:-パッケージの内部配線は含みません。レイアウト・ガイドラインの値は FPGA とメモリ間のボール to ボールの距離を示し、Package deskew の On/Off によらずパッケージの内部配線長は含みません。また、タイミングを満たしていれば必ずしもレイアウト・ガイドラインの規定を満たしていなくても問題ありません。(なお、EMIF...

Intel:EMIF Spec Estimator で FPGA とメモリ・デバイスを最大で動作させる事のできる Maximum Frequency とそれに対応するメモリ・デバイスのスピード・グレード Memory Device Speed Grade の値が大きく異なる場合があります。この場合、指定された Memory Device Speed Grade を使う必要がありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:-表示されたスピード・グレードのメモリ・デバイスを使用する必要があります。FPGA 側の IO タイミングのマージンを補完するために、メモリ側の IO タイミングのマージンをより多く確保するためです。

Intel:EMIF でキャリブレーションが Fail した場合に、キャリブレーションを再度実施させる方法を教えてください。

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Arria® 10global_reset_n に 100ns 以上の Low パルスを入れることによって、EMIF の初期化及びキャリブレーションのシーケンスが行われます。

Intel:複数の EMIF に対して、それぞれ EMIF Toolkit を接続しようとしましたが、エラーとなってしまします。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10EMIF Toolkit で複数の EMIF の状態を確認したい場合は、1個目の EMIF に対しては Enable Daisy-Chaining for EMIF Debug Toolkit/On-Chip Debug Port の設定がチェックされている必要があります。2個目以降の EMI...

Intel:Arria® 10 の DQ/DQS やアドレス・コマンドのピン配置ルールを教えてください。

カテゴリ:外部メモリ・インターフェースツール:Quartus® Primeデバイス:Arria® 10基本ルールは下記となります。1つの DQ/DQS グループ(バイト・レーン)内で DQS ピンの位置は決められている1つの DQ/DQS グループ(バイト・レーン)内で DQ のビット位置を入れ替えるのは自由DQ/DQS グループは 1グループ(1データ・バイト)単位で使用するバンクのバイト...

Intel:Arria® V の DDR3 Controller (Soft Controller with UniPHY) において pin_assignemnt.tcl を実行後、I/O Standard と OCT 設定を変更するとエラーが出ます。対処方法を教えてください。

<エラー・メッセージ>Error (175005): Could not find a location with: OCT_CAL_BLOCK_ID of 1 (1 location affected)カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® V設定変更の結果 Address/Command ピンが Output Termination...

Intel:アドレス信号と avl_address 信号の関係について教えてください。

カテゴリ:外部メモリ・インタフェースツール:-デバイス:-avl_adress 信号の各ビットは下記を示しています。0~8bit:Column adress9~10bit:Bank address11~23bit:Row address例)Bank address [1:0] =0b10、Row address [12:0] =0b1010101010101 の場合、avl_address ...

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