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Intel:Cyclone® V と DDRx の接続で終端抵抗の配置場所や終端抵抗までのトレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® V特定の推奨配線はありません。分岐前のメモリ側で終端後、分岐し各チップに等長配線することも可能ですし、分岐後に各メモリごとに終端を設けることも可能です。ただし、いずれの配線を選択したとしても基板シミュレーションを実施し問題がないことを確認していただく必要があります。各トレース長については下記 External Memo...

Intel:Cyclone® V と DDR3 の接続でフライバイ接続しない場合の配線ガイダンスや各トレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VExternal Memory Interface (EMIF) Handbook には、"フライバイ未対応のデバイスについては DDR2 のレイアウトガイドラインを参照する" とあります。下記の DDR2 のレイアウトガイドラインをご参照ください。External Memory Interface Handbook...

Intel:Arria® 10 で External Memory Interface (EMIF) のシミュレーションの時間を短縮する方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10下記の設定を有効にすることでシミュレーション時間の短縮が可能です。IP Parameter Editor の Diagnostics タブ > Simulation Option 欄Calibration mode に skip calibration を選択するAbstract phy...

Intel:External Memory Interface (EMIF) をシミュレーションする際に使用する Abstract PHY と通常のモデルの違いを教えてください。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10Abstract PHY は通常のモデルと比べて下記のような違いがあります。通常の PHY-外部メモリのパスを内部メモリアレイを含むモデルに置き換えているNios II プロセッサが無効化され、シミュレーション用の HDL に置き換えているフルスピードクロックシミュレーションイベントの必要性を...

Intel:DDR3 Controller コアの出力 pll_locked は PLL sharing をしない場合でも使用可能ですか?User Guide に This interface is enabled only when you set PLL sharing modeと記述されています。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® Vpll_locked は PLL sharing が No sharing の設定でも使用可能です。(参考)External Memory Interface Handbookhttps://www.intel.com/content/dam/www/programmable/us/en/pdf...

Intel:Arria® 10 の外部メモリ・インタフェース(EMIF)で DDR3L を 533.333MHz の動作周波数で使用します。IP のパラメータ設定で、Mem Timing タブの Speed Bin 設定は動作周波数に対応するレートの -1066 を選択すれば良いですか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10EMIF GUI の Mem Timing タブの Speed Bin 設定は、動作周波数ではなく使用する DDR3L コンポーネントの Speed Grade(対応可能最大レート)を設定してください。たとえば -1600 品や -2133 品を接続する場合はその値にします。

Intel:データ幅 1bit で IP Catalog から FIFO(VHDL)を生成しシミュレーションするとエラーになります。

<エラー・メッセージ>Fatal: (vsim-3807) Types do not match between component and entity for port "sample_data".カテゴリ:シミュレーションツール:ModelSim®デバイス:-生成された FIFO の記述の中で sample_data が sample_data: IN STD_LOGIC_VECTOR...

Intel:External Memory Interface (EMIF) IP のパラメータを変えずに FPGA のデバイス型番を変更できますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria 10EMIF の IP のパラメータは全く変えない場合でも、Quartus® Prime にて FPGA の型番を変更した場合には EMIF IP を再度 Generate してください。再 Generate しない場合、Quartus® Prime のコンパイル中にエラーとなる可能性があります。

Intel:EMIF パターンの等長配線をする場合、パッケージ内の配線遅延を考慮した方が良いですか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Stratix® 10、Stratix® V、Arria® 10以下の資料に記載されているとおり、各デバイスとメモリ・プロトコルに応じて一定の周波数以上の場合(または超える場合)には、パッケージ内の配線遅延を考慮して設計することが推奨です。参考External Memory Interface Handbook Volume 2: De...

Intel:Arria® 10 SoC で Hard Processor System (HPS) 側に接続されている DDR メモリをデバッグする方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10HPS 側のメモリを検証する際は FPGA 側でメモリ IP を作成して HPS 側のメモリに対するピン配置をします。メモリが DDR4 の場合、設定を有効にすれば Emif tool kit を使うことができます。DDR3 の場合は HDL や設定に手を加える必要があります。Arria 10...

Intel:EMIF Layout Guidelines にて Maximum Trace Length の記載がありますが、その長さはパッケージの内部配線長も含みますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:-パッケージの内部配線は含みません。レイアウト・ガイドラインの値は FPGA とメモリ間のボール to ボールの距離を示し、Package deskew の On/Off によらずパッケージの内部配線長は含みません。また、タイミングを満たしていれば必ずしもレイアウト・ガイドラインの規定を満たしていなくても問題ありません。(なお、EMIF...

Intel:EMIF Spec Estimator で FPGA とメモリ・デバイスを最大で動作させる事のできる Maximum Frequency とそれに対応するメモリ・デバイスのスピード・グレード Memory Device Speed Grade の値が大きく異なる場合があります。この場合、指定された Memory Device Speed Grade を使う必要がありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:-表示されたスピード・グレードのメモリ・デバイスを使用する必要があります。FPGA 側の IO タイミングのマージンを補完するために、メモリ側の IO タイミングのマージンをより多く確保するためです。

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