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Intel:MAX® 10 のシングル電源品の External Memory Interface (EMIF) IP は DDR2 をサポートしていますか?

カテゴリー:外部メモリー・インターフェイスツール:-デバイス:MAX® 10シングル電源品は DDR2 規格を含め EMIF IP はサポートされません。デュアル電源品ではサポートされます。その場合は、メモリー規格、(MAX® 10 の) speed grade、電源電圧、動作周波数により対応・非対応が異なりますので、ユーザーガイド等の関連資料でご確認をお願いいたします。MAX 10 Ext...

Intel:DDR3 を搭載した FPGA ボードで、メモリークロックと DQA 信号をオシロスコープで測定し tDQSCK の JEDEC 規格適合チェックを行ったところデータシート既定の範囲から大きく逸脱し NG となりました。FPGA のボール直下のビアを測定ポイントとしていますが、問題ありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:-測定点が正しくありません。メモリーデバイス側で測定する必要があります。tDQSCK は JEDEC 規格書に tDQSCK: "DQS, #DQS rising edge output access time from rising CK, #CK”と記載されており、対象は DDR3 SDRAM デバイスの I/O ピン(ball...

Intel:SODIMM を接続していますが、キャリブレーションが Fail します。どのような理由が考えられますか?

カテゴリ:外部メモリー・インターフェイスツール:Quartus® Primeデバイス:-複数ランクの DIMM の場合、アドレス・ミラーリングになっている場合があります。アドレス・ミラーリングに対応するためには、IP設定で Enable address mirroring for odd ranks を ON にします。

Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Cyclone® V以下のページをご参照ください。https://macnicago.zendesk.com/hc/ja/articles/360020750011-HPS-%E3%83%96%E3%83%AD%E3%83%83%E3%82%AF%E3%81%AE-EMIF-Debug-Report-%E8%A8%AD%E5%AE%...

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

<ワーニング・メッセージ>Warning (14632): Output pin "< DQ pin 信号パス>" driven by bidirectional pin "<DQ信号名>" cannot be tri-stated File: <File 名>カテゴリ:外部メモリ・インタフェースツール:Quartus Primeデバイス:Cyclone®...

Intel:Cyclone® V の Hard Memory Controller で、DDR2 を選択した場合、OCD (Off Chip Driver) 機能はサポートされていますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VOCD については、Hard Memory Controller が MRS 設定時に『EMRS1に A[9:7] = "111" をセット、その後、EMRS1に A[9:7] = "000" をセット』という動作で有効になります。

Intel:Cyclone® V と DDRx の接続で終端抵抗の配置場所や終端抵抗までのトレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® V特定の推奨配線はありません。分岐前のメモリ側で終端後、分岐し各チップに等長配線することも可能ですし、分岐後に各メモリごとに終端を設けることも可能です。ただし、いずれの配線を選択したとしても基板シミュレーションを実施し問題がないことを確認していただく必要があります。各トレース長については下記 External Memo...

Intel:Cyclone® V と DDR3 の接続でフライバイ接続しない場合の配線ガイダンスや各トレース長の規定はありますか?

カテゴリ:外部メモリ・インタフェースツール:-デバイス:Cyclone® VExternal Memory Interface (EMIF) Handbook には、"フライバイ未対応のデバイスについては DDR2 のレイアウトガイドラインを参照する" とあります。下記の DDR2 のレイアウトガイドラインをご参照ください。External Memory Interface Handbook...

Intel:Arria® 10 で External Memory Interface (EMIF) のシミュレーションの時間を短縮する方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10下記の設定を有効にすることでシミュレーション時間の短縮が可能です。IP Parameter Editor の Diagnostics タブ > Simulation Option 欄Calibration mode に skip calibration を選択するAbstract phy...

Intel:External Memory Interface (EMIF) をシミュレーションする際に使用する Abstract PHY と通常のモデルの違いを教えてください。

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10Abstract PHY は通常のモデルと比べて下記のような違いがあります。通常の PHY-外部メモリのパスを内部メモリアレイを含むモデルに置き換えているNios II プロセッサが無効化され、シミュレーション用の HDL に置き換えているフルスピードクロックシミュレーションイベントの必要性を...