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Intel:Hard Processor System (HPS) の L2 Cache Filtering Register の初期値を教えてください。

カテゴリ:SoCツール:-デバイス:Cyclone® V実際の初期値は CFGADDRFILTSTART というハードコーデットされた値となりますが、ユーザで変更可能なものは Boot ROM 以降となりますので、下記でお考えください。・Address Filtering Start Register : 0xFFFEFC00 Start: 0x00100001(0bit 目は Addres...

Intel:Arria® 10 SoC で FPGA を経由した Ethernet MAC インターフェイスは何が使えますか?

カテゴリ:SoCツール:Quartus® Prime (Platform Designer)デバイス:Arria® 10Arria® 10 SoC の FPGA 側の I/O を利用する Ethernet MAC インターフェイスは MII、GMII、RMII、RGMII、SGMII の 5種類に対応しています。ただし、プラットフォーム・デザイナー上で FPGA Routing を選択する際...

Intel:Cyclone® V SoC (Cortex-A9) の MMU 設定について、Cache 属性の設定として選択できる Inner / Outer の意味を教えてください。

カテゴリ:SoCツール:Quartus® Primeデバイス:Cyclone® V以下の通りです。inner cacheability attribute:L1 キャッシュの属性outer cacheability attribute:L2 キャッシュの属性

Intel:Cyclone® V SoC にて QSPI ブートの構成で Linux を使用していますが、Watchdog Timer の Timeout 発生後の再起動時に以下のようなログが表示されます。原因を教えてください。

<ログメッセージ>jffs2: Empty flash at 0xXXXXXXXX ends at 0xXXXXXXXXjffs2: Empty flash at 0xXXXXXXXX ends at 0xXXXXXXXXjffs2: Empty flash at 0xXXXXXXXX ends at 0xXXXXXXXX:jffs2: jffs2_scan_eraseblock(): Ma...

Intel:Cyclone® V SoC を QSPI ブートの構成で Linux を使用しています。Kernel バージョンを最近のバージョン(4.14.73-ltsi)に変更したところ、Linux からの QSPI Flash へのRead アクセスが期待通りに動作しなくなりました。

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V旧バージョンの QSPI Flash Controller 用ドライバーには、Preloader と同様の Read Data Cature Delay 調整処理が実装されていますが、4.14.73-ltsi のドライバーには調整処理が実装されていないようです。新しいバージョンのドライバーでは、Read Data Catur...

Intel:Cyclone® V SoC において、ハード・プロセッサー・システム(HPS)側での単精度・倍精度をベンチマークした結果はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vベンチマーク結果はありません。ただし、Arm のドキュメントに各命令毎の性能差分については記載されていますのでご参照ください。Cortex™-A9 浮動小数点ユニット テクニカルリファレンスマニュアルhttp://infocenter.arm.com/help/topic/com.arm.doc.ddi0408fj/DDI0...

Intel:Cyclone® V SoC / Arria® V SoC において、FPGA のデザインを変更した際に handoff ファイルが生成されますが、preloader の差替えが必要かの判断基準はありますか?

カテゴリ:SoCツール:Quartus® Primeデバイス:Cyclone® V / Arria® VQuartus® Prime コンパイル時のメッセージで判断できます。preloader の差替えが必要な場合The configuration of the hard Processor Subsystem(HPS) within this dsign has changed.The P...

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの フィルタリング機能を有効にした場合、フィルタリング ID はいくつ設定できますか?

カテゴリ:SoCツール:-デバイス:Cyclone® Vハード・プロセッサー・システム(HPS)側にある CAN コントローラー2系統(can0, can1)に対して、それぞれ Message RAM Interface が 2CH 用意されていますので、1CH につき 2 つの ID 設定ができます。

Intel:Cyclone® V SoC 内蔵 CAN コントローラーの UMask(アクセプタンスマスク)とはどんな機能ですか?

カテゴリ:SoCツール:-デバイス:Cyclone® VMsk[28:0] / MXtd / Mdir で設定した ID のマスクを有効・無効とするものです。

Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vxml ファイルは自動生成されません。こちらは SoC EDS のインストール時に example フォルダーに用意されるリファレンス・デザイン内にサンプルとして格納されます。(例)C:\intelFPGA\18.1\embedded\examples\hardware\cv_soc_devkit_ghrd\hps_comm...

Intel:Arria® 10 SoC で Reference Manual 内の Table 339. Boot Source MUX Selects にある CM_PLL_CLK1 とはどのような設定ですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Arria® 10Intel® Arria® 10 Hard Processor System Technical Reference Manual に記載されている CM_PLL_CLK[4:0] は Internal Test 用の信号になりますので、ユーザーは使用しないようにしてください。Intel® A...

Intel:SoC FPGA を使用する際に Hard Processor System (HPS) から FPGA をコンフィギュレーションする際の注意点を教えてください。

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:-HPS と FPGA はブリッジと呼ばれるポート(AXI バス or Avalon バス)を介して接続されます。FPGA のコンフィギュレーションの際にはブリッジを一旦 Disable にする必要があります。また、下記の Knowledge Database に記載がある通り、FPGA2SDRAM ポートの有...