該当件数 433

Intel:DisplayPort IP の non-GPU mode と GPU mode のそれぞれの設定はどのように使い分ければ良いですか?

カテゴリ:IP (DisplayPort)ツール:Quartus® Primeデバイス:-該当設定により、下記ユーザーガイドの DPCD Locations に記載されている DisplayPort IP 内部のレジスタへのアクセス可能範囲が変わってきます。そのため、ご使用予定の機能がどちらのモードで使用可能かを確認してモードを選択してください。(参考)DisplayPort Intel® ...

Intel:Arria® V GX スターター開発キットで Triple-Speed Ethernet (TSE) IP の検証を行っていますが、送信パケットが MAC から PHY に出力されません。

カテゴリ:IP (Triple Speed Ethernet)ツール:-デバイス:Arria® V以下のドキュメントを参考にサンプルデザインで動作を確認後、ご自分のデザインとの差分(設定等)をご確認ください。AN647: Single-Port Triple Speed Ethernet and On-Board PHY Chip Reference Designhttps://www.in...

Intel:Cyclone® V で PCI-Express (PCIe) IP (Avalon-MM 構成) を使用しています。Memory Write リクエストを実行した際、Avalon-MM の Wait 信号がネゲートされるのはいつですか?対向デバイスからの ACK などの応答も含みますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VPCIe IP の Avalon-MM ポートが Master 側からの Write リクエストを受信した際にネゲートされます。対向デバイスの ACK についての時間は含んでいません。

Intel:SODIMM を接続していますが、キャリブレーションが Fail します。どのような理由が考えられますか?

カテゴリ:外部メモリー・インターフェイスツール:Quartus® Primeデバイス:-複数ランクの DIMM の場合、アドレス・ミラーリングになっている場合があります。アドレス・ミラーリングに対応するためには、IP設定で Enable address mirroring for odd ranks を ON にします。

Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:Stratix® 10 で reconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないですか?

カテゴリ:トランシーバーツール:-デバイス:Stratix® 10問題ありません。Power-up 時の Calibration に必要なのは OSC_CLK_1 と Transceiver PLL に供給される全ての Reference Clock です。起動時の reconfig_clk(mgmt_clk) の供給は必須ではありません。ただし、reconfig_clk が安定供給されるま...

Intel:Cyclone® V で PCI-Express (PCIe) を Avalon-MM インターフェイスで使用しています。ユーザーガイドの RxmByteEnable 信号の説明には "DWORD enables for write data." と記載がありますが、Read Transaction ではこの信号は使用できますか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VRead Transaction に対しても使用可能です。Transaction の Data Length を取得することが目的であれば、内部の Avalon-ST 信号で TLP を観測することも可能です。Cyclone V Avalon-MM Interface for PCIe Solutions User Gu...

Intel:Cyclone® V SoC の ハード・プロセッサー・システム (HPS) 側 SDRAM コントローラに対するキャリブレーション・レポートの確認方法を教えてください。

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Cyclone® V以下のページをご参照ください。https://macnicago.zendesk.com/hc/ja/articles/360020750011-HPS-%E3%83%96%E3%83%AD%E3%83%83%E3%82%AF%E3%81%AE-EMIF-Debug-Report-%E8%A8%AD%E5%AE%...

Intel:Arria® V GX で PCI-Express (PCIe) の実装をしています。トランシーバー・ピンにアサインしてコンパイルを実施すると Fitter で Error が発生しています。

<エラー・メッセージ>Error (14566): Could not place 1 periphery component(s) due to conflicts with existing constraints (1 Receiver channel(s))Error (175020): Illegal constraint of Receiver channel that is p...

Intel:Cyclone® V で PCI-Express (PCIe) Endpoint を使用しています。Endpoint 側から再 Link Training を実施したいのですが、IP に対してどの様な Reset をかければ良いですか?

カテゴリ:PCI-Expressツール:-デバイス:Cyclone® VEndpoint 側の pin_perst を実行してください。なお、pin_perst による Reset を実行すると Configuration Register の情報なども初期化されるので、再度 HOST 側から Configuration Transaction を実行する必要があります。

Intel:Arria® V の DDR3 コントローラ IP (EMIF) で RZQ=240Ω を必要とする様な OCT 設定の場合、240 Ωの抵抗の精度は指定がありますか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Arria® V±1% が推奨の精度となります。100Ω を使用する場合でも同じです。

Intel:SDRAM Controller Intel FPGA IP のDQ信号に対して、以下のような Warning が出ます。どのように対処すれば良いですか?

<ワーニング・メッセージ>Warning (14632): Output pin "< DQ pin 信号パス>" driven by bidirectional pin "<DQ信号名>" cannot be tri-stated File: <File 名>カテゴリ:外部メモリ・インタフェースツール:Quartus Primeデバイス:Cyclone®...