該当件数 232

Arria V SoC で アルテラ Linux を使用する際、u-boot をカスタマイズする方法を教えて下さい。ケース2: BOOT 時にコンソールに表示される 5 秒間の Wait をなくしたい

Arria V SoC で アルテラ Linux を使用する際、u-boot をカスタマイズする方法を教えて下さい。 ケース2: BOOT 時にコンソールに表示される 5 秒間の Wait をなくしたいデバイス : Arria® V カテゴリ : SoC Preloader / U-boot のソースツリーに含まれる編集対象ファイル (uboot-socfpga/include/con...

SoC Embedded Design Suite に付属される DS-5 Altera Edition の表示を英語にする方法はありますか?

ツール : SoC Embedded Design Suite (SoC EDS)カテゴリ:SoC DS-5™ Altera® Edition を起動時に -nl en オプションを付けて起動することにより、英語化できます。  コマンド: $ eclipse -nl en なお、日本語環境で作成した既存プロジェクトを開いた場合は、該当するタブを選択したときに英語化さ...

Cyclone V SoC デバイスのシングル・コア(1 Core)とマルチ・コア(2 Core)はピン・コンパチでしょうか?

デバイス:Cyclone® Vカテゴリ:SoCCyclone V SoC デバイスのシング・ルコア版とマルチ・コア版は、ピン・コンパチ品です。 ご検討の際には、念のため 最新版の Quartus® II にてデバイス選択画面にある Migration Compatibility よりマイグレーションできるかご確認ください。

Cyclone V SoC デバイスにおいて、HPS のメモリ・コントローラを使用しない場合、FPGA のユーザ I/O ピンとして使用できますか?

ツール:Quartus® IIデバイス:Cyclone® Vカテゴリ:SoCCyclone V SoC デバイスで Hard Processor System (HPS) のメモリ・コントローラを使用しない場合、FPGA のユーザ I/O ピンとして使用することはできません。 ピンアウト・ファイルには専用ピンとして定義されております。 詳細は、下記 URL から使用するデバイスのピンアウト...

Linux アプリケーションからレジスタを参照する方法を教えてください。

カテゴリ:SoCツール:-デバイス:-Linux のアプリケーション空間からは、通常、レジスタ・アクセスを行う事ができません。レジスタ・アクセス用のドライバを作成するか、mmap を利用してアクセスすることになります。

アルテラ SoC の USB コントローラを使用する場合には、外部に PHY が必要でしょうか

はい、必要となります。 SoC デバイスが実装された Altera 開発キットの公開資料 (下記 URL) より、構成をご参照ください。 Cyclone V SoC 開発キット   https://www.altera.co.jp/products/boards_and_kits/dev-kits/altera/kit-cyclone-v-soc.html

デバイス・ツリーはどのように作成すれば良いのですか?

ツール : SoC EDS デバイス : Arria V RocketBoards の下記のページに説明が記載されています。  http://www.rocketboards.org/foswiki/Documentation/GSRDDeviceTreeGenerator 基本的には説明通りにコマンドを実行ください。 なお、SoC EDS のインスト...

SoC EDS v13.1 で HWLib を利用していますが、ACP ID Mapper の設定用 API を呼び出すと、常に結果がエラー (ALT_E_BAD_ARG) になってしまいます。原因と対策を教えてください。

<対象API>alt_acp_id_map_fixed_read_set() ツール:SoC EDS ツール・バージョン:13.1 デバイス:Cyclone V 本件は、HWLib の不具合となっております。 将来的に修正される予定ですが、最新の HWLib (SoC EDS v14.0 正式版に付属) では修正されていないため、API 冒頭で行う引数チェックの判定文を以下...

SoC のAccelerator Coherency Port (ACP) を利用する際に、ACP ID Mapper の設定以外に必要となる設定事項を教えてください。

ツール:SoC Embedded Design Suite (SoC EDS) デバイス:Cyclone® V ACP 利用の際には、以下 2 点の設定が必要となります。 SMP ビットは既に設定済みのようなので、以下の「SCU (Snoop Control Unit) の初期化」の内容を追加で対応下さい。    ・SCU (Snoop Control Unit) ...

Intel:Linux カーネルをデバッグする際に、以下のメッセージが表示されエラーになります。どの様なことが考えられますか?

<エラー・メッセージ> ─────────────────────────────────────────────  エラー (CMD685-IMG54):   ! "vmlinux" のシンボルロードに失敗しました  ! DWARF デバッグ情報のロード要求に失敗しました: セクション .debug_info、オフセット 0x49481 ──...

アルテラ SoC デバイスの検証において、USB-Blaster を使用して HPS、FPGA 部の協調検証は可能でしょうか?

USB-Blaster での協調検証は可能ですが、実行速度が遅いため、推奨しておりません。 今後リリース予定の USB-Blaster II を推奨しています。 尚、アルテラ SoC 評価ボードにおいては、USB-Blaster II が基板上に実装されているため、HPS と FPGA の協調検証が可能です。 USB-Blaster II に関しては、今後の製品アップデートをご確認ください。

ARM DS-5 Altera Edition ツールキットでマルチ・コア(SMP)のデバッグが可能ですか?

はい、可能です。 ターゲットを選択する際に、"Debug Cortex-A9x2 SMP via Altera USB-Blaster" を選択することでデバッグが可能です。 その他選択可能なターゲット   Debug Cortex-A9_0 via Altera USB-Blaster   Debug Cortex-A9_0 via DSTREAM/RVI &n...