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Intel:Preloader と Minimal Preloader (MPL) で機能差分はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V大きな違いはありません。ただし、QSPI でデータ取得タイミングを調整する機能が preloader にはありますが、MPL には未実装です。

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の SD/MMC コントローラに接続した eMMC に対して、QSPI / NAND と同様に JTAG から直接書込みを行うことは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vツール・バージョン v17.1 では、HPS 用の QSPI / NAND の書き込みに利用可能な HPS Flash Programmer を SD/MMC をサポートしていません。他のメーカー提供ツールも存在しないため、DS-5™ を利用するなど別の方法での対応が必要となります。

Intel:SoC EDS v17.1 にて提供されている ARMCC 6 は、Cyclone® V SoC にて使用できますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V現在 SoC EDS にて提供されている ARMCC 6 は、Cyclone® V SoC をサポートしていません。

Intel:Arria® 10 SoC の HPS_nPOR とHPS_nRST を制御するうえで規定はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10下記の規定を守る必要があります。HPS cold reset pulse width 600ns(Min)HPS warm reset pulse width 600ns(Min)(参考)Intel® Arria® 10 Device Datasheethttps://www.intel.com/content/dam/www...

Intel:JTAG のクロック(TCK)24MHz に設定していても、HPS Flash Programmer にて書込み実行時に 16MHz で書込みをしているようなログが出力されます。24MHz で書込みをする方法を教えてください。

<メッセージ>Successfully change hardware frequency to 16Mhzカテゴリ:SoCツール:SoC EDSデバイス:-HPS Flash Programmer の仕様として クロック周波数の変更はできません。DS-5™ のライセンスが必要にはなりますが、U-Boot で書込みを実施する方法のほうが書き込み速度が速いので、こちらもご検討ください。(参考)...

Intel:Arria® 10 SoC 開発キットを NAND ブートの構成で使用します。NAND Flash の Bad Block 数が 3個以上となっ場合に HPS Flash Programmer からの書き込みがエラーとなります。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10HPS Flash Programmer 実行時のオプションに --allow_bb_count=<許容するBad Block数> を指定して使用してください。オプションを指定しない場合、デフォルト値が 2 となっているため、通常は Bad Block 2個を含む Flash への書き込みまでは実行可能ですが、3個...

Intel:Boot 用 Flash メモリに Preloader を書きこんでいない場合に、Hard Processor System (HPS) 側から周期的に Warm Reset (HPS_nRST) 信号が出力されるのはなぜですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vこれは、正常な動作です。内部 BootROM において Watchdog Timer が Enableになり、Preloader が正しく起動するまで監視します。もし Preloader イメージが Boot Flash メモリに無い場合には、Watchdog Timer により Warm Reset が周期的に繰り返されます。

Intel:Hard Processor System (HPS) の EMAC コントローラから PHY へアクセスする場合、gr[10:6] の 5bit にアドレスを指定しますが、PHY に 16bit の拡張レジスタ(Extended Register)がある場合はどのようにアクセスすれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VIEEE で定義されている PHY 側の 2 つのレジスタ Register13(Dh)/Register14(Eh) を使用してアクセスします。IEEE-Defined RegistersDh : MMD Access – ControlEh : MMD Access – Register/Data

Intel:DS-5™ Intel® SoC FPGA Edition のコンソール画面が文字化けします。

カテゴリ:SoCツール:SoC EDSデバイス:ー<Quartus® Prime インストール>\nios2eds にある embedded_command_shell.sh をテキスト・エディタで開き、下記の記載を追加してください。export LANG=ja_JP.SJIS

Intel:Arria® 10 SoC において Hard Processor System (HPS) 側の UART を CTS/RTS なしに使用することは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10可能です。Arria 10 SoC Development Kit のサンプル・デザインである GHRD では Dedicated I/O で UART を使用していが、RTS/CTS 信号なしで動作させています。ベアメタルを使用する場合には、HWLIB には Automatic Flow Control を無効化する API...

Intel:SoC FPGA の HPS-to-FPGA AXI Master インタフェースの信号を Platform Designer(旧 Qsys)内部の Slave に接続するとともに、外部に AXI のまま Export する接続方法を教えてください。

カテゴリ:SoCツール:Quartus® Prime (Platform Designer)デバイス:Cyclone® VPlatform Designer(旧 Qsys)の IP カタログに含まれる AXI Bridge を使用することで対応可能です。HPS-to-FPGA Master を AXI Bridge の Slave へ接続し、AXI Bridge の Master 側を Ex...

Intel:Arria® V SoC / Cyclone® V SoC の Hard Processor System (HPS) の2つの CPU コア(Core0、Core1)に対して、別々にリセットをかけることは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V、Cyclone® V外部からの信号でリセットする場合には、Core0 と Core1 を別々にリセットをかけることはできません。HPS ソフトウェアからのレジスタ制御によるリセットであれば、片方の Core のみにリセットをかけることが可能です。但し、Core0 のソフト制御で Core1 をリセット、もしくは、Core1 か...