該当件数 232

Intel:DS-5™ Intel® SoC FPGA Edition のコンソール画面が文字化けします。

カテゴリ:SoCツール:SoC EDSデバイス:ー<Quartus® Prime インストール>\nios2eds にある embedded_command_shell.sh をテキスト・エディタで開き、下記の記載を追加してください。export LANG=ja_JP.SJIS

Intel:Arria® 10 SoC において Hard Processor System (HPS) 側の UART を CTS/RTS なしに使用することは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10可能です。Arria 10 SoC Development Kit のサンプル・デザインである GHRD では Dedicated I/O で UART を使用していが、RTS/CTS 信号なしで動作させています。ベアメタルを使用する場合には、HWLIB には Automatic Flow Control を無効化する API...

Intel:SoC FPGA の HPS-to-FPGA AXI Master インタフェースの信号を Platform Designer(旧 Qsys)内部の Slave に接続するとともに、外部に AXI のまま Export する接続方法を教えてください。

カテゴリ:SoCツール:Quartus® Prime (Platform Designer)デバイス:Cyclone® VPlatform Designer(旧 Qsys)の IP カタログに含まれる AXI Bridge を使用することで対応可能です。HPS-to-FPGA Master を AXI Bridge の Slave へ接続し、AXI Bridge の Master 側を Ex...

Intel:Arria® V SoC / Cyclone® V SoC の Hard Processor System (HPS) の2つの CPU コア(Core0、Core1)に対して、別々にリセットをかけることは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V、Cyclone® V外部からの信号でリセットする場合には、Core0 と Core1 を別々にリセットをかけることはできません。HPS ソフトウェアからのレジスタ制御によるリセットであれば、片方の Core のみにリセットをかけることが可能です。但し、Core0 のソフト制御で Core1 をリセット、もしくは、Core1 か...

Intel:Cyclone® V SoC で Hard Processor System (HPS) から FPGA をコンフィグレーションする際の時間の指標はありますか?

カテゴリ:SoCツール:Quartus® Primeデバイス:Cyclone® V下記資料にブート時間の指標が記載されております。この中から FPGA コンフィグレーションにかかる時間の部分を参考にしてください。(参考)HPS SoC Boot Guide - Cyclone V SoC Development Kithttps://www.altera.com/en_US/pdfs/lit...

Intel:EMAC ptp interface の使用方法について、ptp_aux_ts_trig_i の立ち上がり/立ち下がりのどちらで timestamp を取得しますか?

カテゴリ:SoCツール:-デバイス:Cyclone® Vptp_aux_ts_trig_i の立ち上がりにて timestamp を取得します。Cyclone V Hard Processor System Technical Reference Manualhttps://www.altera.com/en_US/pdfs/literature/hb/cyclone-v/cv_5v4.pd...

Intel:Cyclone® V SoC の FPGA デザインを変更した際には、コンフィグレーション・データのみ差し替えるだけで良いですか?

カテゴリ:SoCツール:Quartus® Prime / SoC EDSデバイス:Cyclone® VHard Processor System (HPS) の設定を変更した場合は、ブートローダ(Preloader)も合わせて変更する必要があります。

Intel:Hard Processor System (HPS) 内の EMAC の MII、MDIO 端子を FPGA 側に出す設定にしていますが、IEEE1588 に関連した EMAC ptp interface のチェックボックスがグレーアウトされて選択できません。

カテゴリ:SoCツール:Quartus® Primeデバイス:Cyclone® VPlatform Designer(旧 Qsys)の System Contents 画面にて emac0/emac1 が表示されます。この信号を FPGA 側に Export すると、EMAC ptp interface をチェックした際に出る 3つの信号が一緒に Export されます。あえてチェックボック...

Intel:DS-5 Professional Edition 用のライセンスを使用して SoC EDS でサンプル・プロジェクトをビルドしたところ、ビルド・エラーが発生しました。

<サンプル・プロジェクト>Altera-SoCFPGA-HardwareLib-Timer-CV-ARMCC<エラー・メッセージ>L9932E: Cannot obtain license for Linker (feature armlink5) with license version >= 5.0201406カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VDS...

Intel:Cyclone® V SoC / Arria® V SoC の Hard Processor System (HPS) の設定をする際、 Platform Designer(旧 Qsys)の設定編集画面の SDRAM ⇒ PHY Settings タブにある PLL reference clock frequency の項目は何の設定ですか?

カテゴリ:SoCツール:Quartus® Prime / Quartus® IIデバイス:Cyclone® V / Arria® Vこの設定は SDRAM の PLL に入力するクロック周波数を入れる項目です。SDRAM PLL に入力するクロックは 3 系統から選択可能となっており、選択した系統のクロック周波数を指定してください。

Intel:Cyclone® V SoC の hpsinfo レジスタの dualcore ビットをリードすると 1 が立っていて dual-core となっていることが確認できますが、これを動的に 0 (Not dual-core) とするためにはどのようにすれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vhpsinfo レジスタ/ビットは動作中のコア数を示しているわけではなく、デバイスに実装されているコア数を示します。このため、デュアル・コア品を使用している場合には、常にデュアル・コアとして表示されます。

Intel:Cyclone® V SoC の Hard Processor System (HPS) の L2 Cache は、64KB 毎に合計 8つの Way 単位で構成されていますが、64KB の倍数で広いアドレス範囲をロックダウン指定することは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vロックダウンは以下の単位で可能です。(Way 単位、Line 単位ともに指定可能)Line lockdownLockdown by wayLockdown by master (both processors and ACP masters)詳細は、ARM CoreLink Level 2 Cache Controller ...