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Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ(GIC)について、リファレンス・マニュアルには割り込み番号 32 番以降の割り込み要因のみがリストされています。割り込み番号 0~31 は何も割り当てられていないのでしょうか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VGIC 番号 32 以降は、SPI(Sheard Periperal Interrupts)と呼ばれる CPU0 と CPU1 が共有するペリフェラルからの割り込みがマッピングされています。GIC番号 0~31 は CPU0 と CPU1 が独立して持つ割り込み要因となります。GIC番号(ID)0~31 については、Cort...

Intel:Cyclone® V SoC / Arria® V SoC にて、FPGA2SDRAM(F2S) ポートを利用する FPGA デザインに対して、Hard Processor System (HPS) 側から Linux 起動後に FPGA コンフィグレーションすることは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V、Cyclone® Vapplycfg ビットを設定する機能は Uboot に実装しており、applycfg ビットの設定は SDRAM がアイドル状態である必要があるという制約があるため Linux からの applycfg ビットの設定は未サポートです。FogBugz #158537: Updating U-Boot FPG...

Intel:Cyclone® V SoC の Hard Processor Sytem (HPS) 側の割り込みコントローラ(GIC)について、各割り込みの通知先(CPU0 もしくは CPU1)はどのレジスタで制御すれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V下記のレジスタで割り込み通知先の CPU を指定する事が可能です。PrimeCell Generic Interrupt Controller (PL390) Technical Reference Manualhttp://infocenter.arm.com/help/topic/com.arm.doc.ddi0416b...

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ(GIC)について、リファレンス・マニュアルに割り込み要因がリストされていますが、Interrupt Name が cpu0_deflags0~6 と cpu1_deflags0~6 で記載される割り込みは何の要因で発生する割り込みですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VDEFLAGs (cpu0/1_deflags0~6) は、浮動小数点演算ユニット(NEON/FPU)起因の例外割り込みです。下記リンク先の「Table A-24 Exception flags signals」に記載されます。http://infocenter.arm.com/help/topic/com.arm.doc....

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ(GIC)について、FPGA 側からの割り込み信号(FPGA_IRQ0~63)に対して割り込みセンスの極性を指定することは可能ですか?

カテゴリ:SoCツール:-デバイス:Cyclone® VFPGA_IRQx は、HPS 側のレジスタ設定による極性選択には対応していません。Edge の場合は立ち上がりエッジ(positive edge)、Level の場合は、High レベルでの検知を前提に割り込み信号を用意してください。

Intel:Cyclone® V SoC で Hard Processor System (HPS) 側の割り込みコントローラ(GIC)の 割り込み番号 72~135 に割り当てられている FPGA_IRQ0 ~ FPGA_IRQ63 を使用していますが、これらの割り込みが発生している事を直接確認するためには、どのレジスタを参照すれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VGIC のレジスタ Pending Set Registers (ICDISPRn) で確認可能です。割り込みが発生すると ICDISPRn の該当ビットに 1 がセットされます。ICDISPRn レジスタのビットマップはリンク先のドキュメントを参照ください。 PrimeCell Generic Interrupt Cont...

Intel:Cyclone® V SoC で Hard Processor System (HPS) 側から FPGA_Manager を使用して nCONFIG を制御し、FPGA ファブリック側の再コンフィグレーション(AS モード)を実施することは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V評価ボードで検証した結果、下記の手順で FPGA 側の AS コンフィグレーション再実行が可能であることが確認できました。HPS 側 FPGA Manager の下記レジスタを制御することでご対応可能です。fpgamgrregs.ctrl レジスタ (Address: 0xFF706004)https://www.intel...

Intel:Cyclone® V SoC の Early Power Estimator (EPE) で Hard Processor System (HPS) 側の 3.0V I/O の消費電力が見積りができません。どのように見積もればよいですか?

カテゴリ:消費電力ツール:-デバイス:Cyclone® VCyclone® V SoC を使用した際に、HPS 側 の 3.0V I/O の消費電力を見積もる際には、I/O を 3.3V として見積ってください。3.0V と 3.3V の結果は互換性があります。

Intel:Arria® 10 SoC の Hard Processor System (HPS) ペリフェラルとして用意される Watchdog Timer (WDT) が動作している事を確認する方法を教えてください。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10i_watchdog_0_l4wd.wdt_cr レジスタ(Address: 0xFFD00200)の状態を確認してください。レジスタ仕様 https://www.altera.com/hps/arria-10/hps.html#reg_soc_top/sfo1429890450363.htmlbit0(wdt_en) が 1...

Intel:Arria® 10 SoC FPGA の Early I/O release 機能とはどのような目的で使用するものですか?

カテゴリ:SoCツール:-デバイス:Arria® 10Early I/O release は FPGA + HPS の IO 部分のみ(.periph.rbf 部分のみ)を先にコンフィグレーションする機能です。その後 FPGA のロジック部分(.core.rbf)を任意のタイミングでコンフィグレーションすることで、FPGA 側の全ての回路を動作させることができます。この機能を使用することで、...

Intel:Cyclone® V SoC FPGA の Hard Processor System (HPS) 内蔵の DMA Controller (DMA-330) のバースト転送の最大サイズを教えてください。

カテゴリ:SoCツール:-デバイス:Cyclone® V最大 256 Byte Burst です。DMA-330 の DMA チャネルには、dst_burst_size と dst_burst_len の 2 種類のバースト設定項目があります。1回のバースト転送のサイズは dst_burst_size × dst_burst_len で決まるため、各項目の最大値より 16 Byte x 16...

Intel:Arria® 10 SoC FPGA の Hard Processor System (HPS) Shard I/O について、I/O-Quadrant1~4 の一部を HPS、その他は FPGA と割り当てた場合、Early HPS I/O Release の対象は HPS に割り当てた Quadrant のみですか?

カテゴリ:SoCツール:Quartus® Primeデバイス:Arria® 10Quardrant1~4 全てが対象となります。Early IO Release は I/O 部分のみを先にコンフィグレーションする仕組みですが、デバイスの全 I/O が対象となります。