該当件数 232

Intel:Arria® 10 SoC の Hard Processor System (HPS) ペリフェラルとして用意される Watchdog Timer (WDT) が動作している事を確認する方法を教えてください。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10i_watchdog_0_l4wd.wdt_cr レジスタ(Address: 0xFFD00200)の状態を確認してください。レジスタ仕様 https://www.altera.com/hps/arria-10/hps.html#reg_soc_top/sfo1429890450363.htmlbit0(wdt_en) が 1...

Intel:Cyclone® V SoC FPGA の Hard Processor System (HPS) 内蔵の DMA Controller (DMA-330) のバースト転送の最大サイズを教えてください。

カテゴリ:SoCツール:-デバイス:Cyclone® V最大 256 Byte Burst です。DMA-330 の DMA チャネルには、dst_burst_size と dst_burst_len の 2 種類のバースト設定項目があります。1回のバースト転送のサイズは dst_burst_size × dst_burst_len で決まるため、各項目の最大値より 16 Byte x 16...

Intel:Arria® 10 SoC FPGA の Hard Processor System (HPS) Shard I/O について、I/O-Quadrant1~4 の一部を HPS、その他は FPGA と割り当てた場合、Early HPS I/O Release の対象は HPS に割り当てた Quadrant のみですか?

カテゴリ:SoCツール:Quartus® Primeデバイス:Arria® 10Quardrant1~4 全てが対象となります。Early IO Release は I/O 部分のみを先にコンフィグレーションする仕組みですが、デバイスの全 I/O が対象となります。

Intel:Arria® 10 SoC FPGA の Early I/O release 機能とはどのような目的で使用するものですか?

カテゴリ:SoCツール:-デバイス:Arria® 10Early I/O release は FPGA + HPS の IO 部分のみ(.periph.rbf 部分のみ)を先にコンフィグレーションする機能です。その後 FPGA のロジック部分(.core.rbf)を任意のタイミングでコンフィグレーションすることで、FPGA 側の全ての回路を動作させることができます。この機能を使用することで、...

Intel:Preloader と Minimal Preloader (MPL) で機能差分はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V大きな違いはありません。ただし、QSPI でデータ取得タイミングを調整する機能が preloader にはありますが、MPL には未実装です。

Intel:Arria® 10 SoC の HPS_nPOR とHPS_nRST を制御するうえで規定はありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10下記の規定を守る必要があります。HPS cold reset pulse width 600ns(Min)HPS warm reset pulse width 600ns(Min)(参考)Intel® Arria® 10 Device Datasheethttps://www.intel.com/content/dam/www...

Intel:JTAG のクロック(TCK)24MHz に設定していても、HPS Flash Programmer にて書込み実行時に 16MHz で書込みをしているようなログが出力されます。24MHz で書込みをする方法を教えてください。

<メッセージ>Successfully change hardware frequency to 16Mhzカテゴリ:SoCツール:SoC EDSデバイス:-HPS Flash Programmer の仕様として クロック周波数の変更はできません。DS-5™ のライセンスが必要にはなりますが、U-Boot で書込みを実施する方法のほうが書き込み速度が速いので、こちらもご検討ください。(参考)...

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の SD/MMC コントローラに接続した eMMC に対して、QSPI / NAND と同様に JTAG から直接書込みを行うことは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vツール・バージョン v17.1 では、HPS 用の QSPI / NAND の書き込みに利用可能な HPS Flash Programmer を SD/MMC をサポートしていません。他のメーカー提供ツールも存在しないため、DS-5™ を利用するなど別の方法での対応が必要となります。

Intel:SoC EDS v17.1 にて提供されている ARMCC 6 は、Cyclone® V SoC にて使用できますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V現在 SoC EDS にて提供されている ARMCC 6 は、Cyclone® V SoC をサポートしていません。

Intel:Hard Processor System (HPS) の EMAC コントローラから PHY へアクセスする場合、gr[10:6] の 5bit にアドレスを指定しますが、PHY に 16bit の拡張レジスタ(Extended Register)がある場合はどのようにアクセスすれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VIEEE で定義されている PHY 側の 2 つのレジスタ Register13(Dh)/Register14(Eh) を使用してアクセスします。IEEE-Defined RegistersDh : MMD Access – ControlEh : MMD Access – Register/Data

Intel:Arria® 10 SoC 開発キットを NAND ブートの構成で使用します。NAND Flash の Bad Block 数が 3個以上となっ場合に HPS Flash Programmer からの書き込みがエラーとなります。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10HPS Flash Programmer 実行時のオプションに --allow_bb_count=<許容するBad Block数> を指定して使用してください。オプションを指定しない場合、デフォルト値が 2 となっているため、通常は Bad Block 2個を含む Flash への書き込みまでは実行可能ですが、3個...

Intel:Boot 用 Flash メモリに Preloader を書きこんでいない場合に、Hard Processor System (HPS) 側から周期的に Warm Reset (HPS_nRST) 信号が出力されるのはなぜですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vこれは、正常な動作です。内部 BootROM において Watchdog Timer が Enableになり、Preloader が正しく起動するまで監視します。もし Preloader イメージが Boot Flash メモリに無い場合には、Watchdog Timer により Warm Reset が周期的に繰り返されます。