該当件数 240

Intel:Arria® 10 SoC にて Platform Designer の Hard Processor System (HPS) にて設定した通りのクロックが出力されません。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10Platform Designer の設定は U-Boot 実行時に設定されるため、それまでは別の値にて動作しています。U-Boot 実行後のクロックをご確認ください。

Intel:Hard Processor System (HPS) 側の I2C Controller を使用するサンプル・デザインはありますか?

カテゴリ:SoCツール:-デバイス:-下記のデザインをご使用ください。https://www.intel.com/content/www/us/en/programmable/support/support-resources/design-examples.html(左側にある SoC Design Examples をクリック ⇒ I2C)

Intel:期限内のライセンスにも関わらず Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンス・エラーが発生します。どのようなことが考えられますか?

カテゴリ:SoCツール:SoC EDSデバイス:-DS-5™ のライセンスが適用されている PC に対してリモート・アクセスでログインしている場合には、ライセンス・エラーが発生します。

Intel:Cyclone® V SoC デバイスで L1 パリティ・エラー関連の割り込みについて cpu0_parityfail や cpu0_parityfail_XXX など複数ありますが、一括で確認できますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vcpu0_parityfail を使用すると、cpu0_parityfail_XXX で定義される割り込み要因のいずれでも割り込みを検出します。割り込みの意味については、ARM 側のドキュメントも併せてご確認ください。http://infocenter.arm.com/help/index.jsp?topic=/com.ar...

Intel:Cyclone® V SoC の Hard Processor System (HPS) QSPI コントローラで、複数チップセレクトを使用するにあたり注意すべきことはありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VPlatform Designer の HPS の設定に QSPI のコントローラのチップセレクトの数を指定する項目があります。こちらに希望するチップセレクトの数を指定しデザインを再コンパイル後、生成されたハンドオフファイルにて Preloader を再生成する必要があります。

Intel:Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンスは、保守期限が切れてもそれまでのバージョンであれば使用可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:-はい、使用可能です。以下に Intel® SoC FPGA Embedded Development Suite (SoC EDS) のバージョンと DS-5™ のバージョンの対応の記載がありますので、該当バージョンをご確認ください。https://www.intel.com/content/www/us/en/software/progra...

Intel:Arria® V / Cyclone® V の SoC FPGA の Hard Processor System (HPS) の Reset Manager レジスタである bit 6:s2f は、設定するとどのような動作になりますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V / Cyclone® Vs2f は h2f_rst_n の信号を操作するビットです。通常は HPS 側の Warm Reset 発行時に出力されますが、miscmodrst の s2f を 1 にすることで HPS 側は動作させたまま、FPGA への h2f_rst_n 出力を操作することが可能です。参考Cyclone V H...

Intel:Platform Designer(旧 Qsys)を使用して HPS-to-FPGA Bridge に altera_avalom_i2c (Altera Avalon I2C) を接続しています。デバイス・ツリー・ジェネレータを用いて、.sopcinfo からデバイスツリー(.dts)を生成しましたが、該当の i2c デバイス用の記述を確認すると .compatible = "unknown,unknown-17.1"; となり、デバイス・ドライバの紐付けが行われません。

カテゴリ:SoCツール:Quartus® Prime、SoC EDSデバイス:Cyclone® Vデバイス・ツリー・ジェネレータが生成するデバイス・ツリーでは、デバイス・ドライバの紐付けが行えない場合に compatible が unknown となります。altera_avalom_i2c (Altera Avalon I2C) については、Linux 付属のドライバでは非対応となっており...

Intel:Cyclone® V SoC / Arria® V SoC の HPS(Ethernet MAC コントローラ)から、Ethernet PHY デバイスに用意された Clock / Data の Skew 調整用レジスタに対して設定を行いたいと考えています。PHY のレジスタ設定はどのように行えば良いですか?

カテゴリ:SoCツール:-デバイス:Arria® V、Cyclone® VSkew 調整の機構やレジスタは、HPS 側には用意されていないため、PHY デバイスの仕様に応じて、PHY 側のレジスタに対してセットアップする必要があります。PHY デバイスのレジスタ設定用のインタフェースは、MDIO 接続か I2C 接続のどちらかになります。The Ethernet Controller has...

Intel:DS-5™ のライセンスのアクティベーションを DS-5™ 上から行うと下記のようなエラーが出ます。

<エラー・メッセージ>API 呼び出し /api/v1/connect を実行できませんカテゴリ:SoCツール:SoC EDSデバイス:-DS-5™ にてライセンス認証ができていないためにエラーとなっています。ライセンスの設定が正しくできているかを確認してください。参考ARM® DS-5™ Intel® SoC FPGA Edition のライセンス設定方法https://service.m...

Intel:VirtualBox 上の Linux で DS-5™ を起動すると Segmentation Fault (core dumped) になります。

カテゴリ:SoCツール:SoC EDSデバイス:-既知の問題です。下記に対処方法が記載されています。https://developer.arm.com/docs/128787939/latest/kb128787939-ds-5-crashes-on-startup

Intel:Hard Processor System (HPS) SDRAM コントローラの Multiple Port Front End (MPFE) の重みづけについて教えてください。

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V優先順位付けには「ポートごとの絶対優先順位 (8 レベル)」と「ポートごとの相対的重み」の2つがあります。。「ポートごとの相対的重み」は、ポートの優先順位が同じ場合は不足荷重ラウンド・ロビン・スケジューリングとなります。設定は Preloader Generator で生成した下記ファイルを編集後、Preloader を m...