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アルテラ SoC の Hard Processor System (HPS) 内にある PLL の出力クロ ックが期待通りの周波数になりません。対処方法を教えてください。

対象バージョン: Quartus II v13.0 / v13.0SP1 / v13.1 アルテラ SoC の HPS 入力クロックは、OSC1から入力します。 しかし、25MHz 以外のクロックを使用した場合、Preloader が設定する PLL の分周比に誤りがあり、期待通りの周波数を生成することができません。 【原因】   Preloader 生成時に OS...

Hard Processor System (HPS) のソフトウェアにおいて、キャッシュとメイン・メモリの同期のためにキャッシュの書き戻しを行いたい場合、使用すべき HWLib の API はどれでしょうか?

カテゴリ : SoC キャッシュの内容を DDR 等(メモリ)に反映させる場合に使用する API は、以下のいずれかとなります。    - ALT_STATUS_CODE alt_cache_system_clean (void * vaddress, size_t length);    - ALT_STATUS_CODE ...

HWLib を利用していますが、Accelerator Coherency Port (ACP) ID Mapper の設定用 API を呼び出すと、結果がエラー (ALT_E_BAD_ARG) になってしまいます。 対処方法を教えてください。

 対象バージョン : SoC EDS v13.1 (patch0.02)  対象API : alt_acp_id_map_fixed_read_set()カテゴリ : SoC 本件は、HWLib の既知問題です。 SoC EDS v14.0.2 で以下のように修正されていますので、SoC EDS v14.0.2 以降のツールにアップデートしてく...

HWLib を利用していますが、Accelerator Coherency Port (ACP) ID Mapper の設定以外に必要となる設定事項を教えてください。

現在の設定  Cache : L2/L1 有効  SCTLR, ACTLR : SMPモードON, FWモードON  MMU : Section クラスの TLB ファイルで静的マップカテゴリ : SoC ACP を利用する際には、以下 2 点の設定が必要となります。  1. 「 Snoop Control Unit (SCU) の初期化 」 以下...

SoC FPGA の Hard Processor System (HPS) 側の Boot SEL (BSEL) と CLOCKSEL (CSEL) ピンの値を DS-5 Altera Edition から確認することはできますか?

デバイス : Arria® V, Cyclone® V ツール : SoC EDS DS-5 上でプログラム(例えば Hello World サンプル・アプリケーションなど)のデバックを実行すれば、確認できます。  (1) DS-5 でデバックまでを実行します。  (2) 画面右側のレジスタ・タブを押します。  (3) 中に peripherals が...

Arria V SoC で アルテラ Linux を使用する際、u-boot をカスタマイズする方法を教えて下さい。ケース2: BOOT 時にコンソールに表示される 5 秒間の Wait をなくしたい

Arria V SoC で アルテラ Linux を使用する際、u-boot をカスタマイズする方法を教えて下さい。 ケース2: BOOT 時にコンソールに表示される 5 秒間の Wait をなくしたいデバイス : Arria® V カテゴリ : SoC Preloader / U-boot のソースツリーに含まれる編集対象ファイル (uboot-socfpga/include/con...

SoC Embedded Design Suite に付属される DS-5 Altera Edition の表示を英語にする方法はありますか?

ツール : SoC Embedded Design Suite (SoC EDS)カテゴリ:SoC DS-5™ Altera® Edition を起動時に -nl en オプションを付けて起動することにより、英語化できます。  コマンド: $ eclipse -nl en なお、日本語環境で作成した既存プロジェクトを開いた場合は、該当するタブを選択したときに英語化さ...

アルテラ SoC デバイスの HPS_CLK2が未使用時のピン処理方法を教えてください。

下記いずれかの処理が可能です。       ・ 入力ピンで Hi-Z 状態 (デバイス内部の Weak Pull-Up 抵抗が有効)   ・ 出力ピンで GND 出力

Qsys HPS の HPS Clock タブの設定からユーザ・クロックとして HPS の PLL 出力を有効にしているのですが、設定した周波数で出力されません。 対処方法を教えてください。

対象バージョン: Quartus II v13.0 / v13.0 SP1 / v13.1 Preloader が持つデフォルト設定で PLL の周波数設定が実行されるためです。 そのため、任意の周波数に設定するには、手動で Preloader のソースコードを修正する必要があります。 Preloader ソースコード内の修正箇所は下記です。   (Preloader SRC)...

アルテラ SoC デバイスの HPS がサポート可能な SD カードの最大容量はいくつですか?

HPS の SDMMC コントローラは SD3.01 をサポートしています。 このため、各規格による最大容量は以下となります。   a) SD standard - 最大 2GB SDのメモリカードを FAT12とFAT16ファイルシステムでサポート   b) SDHC standard - 2GB-32GB SDHCメモリカードをFAT32ファイルシステムでサポート &...

Cyclone V SoC デバイスのシングル・コア(1 Core)とマルチ・コア(2 Core)はピン・コンパチでしょうか?

デバイス:Cyclone® Vカテゴリ:SoCCyclone V SoC デバイスのシング・ルコア版とマルチ・コア版は、ピン・コンパチ品です。 ご検討の際には、念のため 最新版の Quartus® II にてデバイス選択画面にある Migration Compatibility よりマイグレーションできるかご確認ください。