該当件数 232

Intel:Cyclone® V SoC のブートについて、FPGA 側のコンフィギュレーションを Hard Processor System (HPS) 側とは独立して動作させる構成を選択した場合、FPGA のコンフィギュレーション完了と HPS のブートが非同期で動作しますが、FPGA 側がコンフィグ未完了の状態で HPS 側のブートが先に動作することにより問題が生じる事はないですか?

カテゴリ:SoCツール:-デバイス:Cyclone® VHPS のブートローダー(Preloader)の実装上、FPGA がコンフィグ未完了の場合には、一部のレジスタの初期設定を実施しない事により、FPGA と HPS が独立して立上がるブートフローを考慮しています。 FPGA-HPS 間のインタフェースに関わる下記レジスタの初期設定処理が FPGA がユーザ・モードに遷移している場合のみ実...

Intel:Arria® 10 SoC で Hard Processor System (HPS) 側に接続されている DDR メモリをデバッグする方法はありますか?

カテゴリ:外部メモリ・インタフェースツール:Quartus® Primeデバイス:Arria® 10HPS 側のメモリを検証する際は FPGA 側でメモリ IP を作成して HPS 側のメモリに対するピン配置をします。メモリが DDR4 の場合、設定を有効にすれば Emif tool kit を使うことができます。DDR3 の場合は HDL や設定に手を加える必要があります。Arria 10...

Intel:Arria® 10 SoC で Hard Processor System (HPS) をブートさせてから FPGA をコンフィギュレーションさせる場合の MSEL ピンと BSEL ピンの設定を教えてください。

カテゴリ:SoCツール:-デバイス:Arria® 10HPS のブート用の BSEL ピンの設定は、ブート・ソースがどこにあるかを指定するピンです。下記の何れかに設定(ピン処理)してください。PDF:https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/arria-10/a10_5v4.pdfH...

Intel:Hard Processor System (HPS) 側の I2C Controller を使用するサンプル・デザインはありますか?

カテゴリ:SoCツール:-デバイス:-下記のデザインをご使用ください。https://www.intel.com/content/www/us/en/programmable/support/support-resources/design-examples.html(左側にある SoC Design Examples をクリック ⇒ I2C)

Intel:Arria® 10 SoC にて Platform Designer の Hard Processor System (HPS) にて設定した通りのクロックが出力されません。

カテゴリ:SoCツール:SoC EDSデバイス:Arria® 10Platform Designer の設定は U-Boot 実行時に設定されるため、それまでは別の値にて動作しています。U-Boot 実行後のクロックをご確認ください。

Intel:Arria® V / Cyclone® V の SoC FPGA の Hard Processor System (HPS) の Reset Manager レジスタである bit 6:s2f は、設定するとどのような動作になりますか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V / Cyclone® Vs2f は h2f_rst_n の信号を操作するビットです。通常は HPS 側の Warm Reset 発行時に出力されますが、miscmodrst の s2f を 1 にすることで HPS 側は動作させたまま、FPGA への h2f_rst_n 出力を操作することが可能です。参考Cyclone V H...

Intel:Cyclone® V SoC の Hard Processor System (HPS) QSPI コントローラで、複数チップセレクトを使用するにあたり注意すべきことはありますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VPlatform Designer の HPS の設定に QSPI のコントローラのチップセレクトの数を指定する項目があります。こちらに希望するチップセレクトの数を指定しデザインを再コンパイル後、生成されたハンドオフファイルにて Preloader を再生成する必要があります。

Intel:期限内のライセンスにも関わらず Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンス・エラーが発生します。どのようなことが考えられますか?

カテゴリ:SoCツール:SoC EDSデバイス:-DS-5™ のライセンスが適用されている PC に対してリモート・アクセスでログインしている場合には、ライセンス・エラーが発生します。

Intel:Arm® Development Studio 5™ (DS-5™) Intel® SoC FPGA Edition のライセンスは、保守期限が切れてもそれまでのバージョンであれば使用可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:-はい、使用可能です。以下に Intel® SoC FPGA Embedded Development Suite (SoC EDS) のバージョンと DS-5™ のバージョンの対応の記載がありますので、該当バージョンをご確認ください。https://www.intel.com/content/www/us/en/software/progra...

Intel:Cyclone® V SoC デバイスで L1 パリティ・エラー関連の割り込みについて cpu0_parityfail や cpu0_parityfail_XXX など複数ありますが、一括で確認できますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vcpu0_parityfail を使用すると、cpu0_parityfail_XXX で定義される割り込み要因のいずれでも割り込みを検出します。割り込みの意味については、ARM 側のドキュメントも併せてご確認ください。http://infocenter.arm.com/help/index.jsp?topic=/com.ar...

Intel:Platform Designer(旧 Qsys)を使用して HPS-to-FPGA Bridge に altera_avalom_i2c (Altera Avalon I2C) を接続しています。デバイス・ツリー・ジェネレータを用いて、.sopcinfo からデバイスツリー(.dts)を生成しましたが、該当の i2c デバイス用の記述を確認すると .compatible = "unknown,unknown-17.1"; となり、デバイス・ドライバの紐付けが行われません。

カテゴリ:SoCツール:Quartus® Prime、SoC EDSデバイス:Cyclone® Vデバイス・ツリー・ジェネレータが生成するデバイス・ツリーでは、デバイス・ドライバの紐付けが行えない場合に compatible が unknown となります。altera_avalom_i2c (Altera Avalon I2C) については、Linux 付属のドライバでは非対応となっており...