該当件数 3443

Analog Devices アナログスイッチ :ADG431の未使用ピンはどの様に処理すべきでしょうか?

未使用のDとSピンは、GNDに接続することを推奨しております。スイッチをOFFのステートにした場合、DとSはともに高インピーダンス状態になります。 原理的にはオープンでも回路動作に矛盾は起きませんが、 高インピーダンスのアナログ入出力ピンをオープンにすることは、お勧めしておりません。 静電気や他の回路からのリークなどにより、使用中に不慮の事故を起こす危険性があります。

Analog Devices DDS :AD9954のREF_CLKにLVDSを入れても問題ありませんか?

問題ありません。AD9954の直近にLVDSの終端抵抗100Ωを配し、抵抗の両端から100pF程度のコンデンサ2本で接続してください。CLKMODESELECT端子は、Lowにしてください。

Analog Devices A/Dコンバータ : AD7176-2のゲインレジスタの設定範囲を教えてください。

調整範囲は、0.4 × VREF ~ 1.05 × VREF になります。詳しくは、データーシート 40ページの「CALIBRATION MODES」を参照ください。

Intel:Cyclone® V SoC で DeviceTree Generator に引き渡す .xml ファイル(hps_common_board_info.xml など)は自動生成されますか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® Vxml ファイルは自動生成されません。こちらは SoC EDS のインストール時に example フォルダーに用意されるリファレンス・デザイン内にサンプルとして格納されます。(例)C:\intelFPGA\18.1\embedded\examples\hardware\cv_soc_devkit_ghrd\hps_comm...

Intel:Stratix® 10 で pll_ref_clk を起動時にゲーティングしても問題ないですか?また、再キャリブレーションを実行するにはどうしたら良いですか?

カテゴリ:外部メモリー・インターフェイスツール:-デバイス:Stratix® 10pll_ref_clk はゲーティングすることはできません。入力ピンと直結してご使用ください。再キャリブレーションを実行するには、以下の条件の元 local_reset_req を実施してください。local_reset_done =1 になっていることHigh の幅が core_clk の 2clk 幅以上あ...

Intel:インテル® HLS コンパイラー用の C++ ソースコードで変数のビット選択は可能ですか?

カテゴリ:HLSツール:インテル® HLS コンパイラーデバイス:-ac_int 型を使用することでビット選択が可能です。下記の資料をご参照ください。<Quartus® Prime インストール>/hls/include/ref/ac_datatypes_ref.pdf2.3.9. Bit Select Operator: []2.3.10. Slice Read Method:...

Intel:Stratix® 10 で reconfig_clk (mgmt_clk) はデバイス起動時に停止していても問題ないですか?

カテゴリ:トランシーバーツール:-デバイス:Stratix® 10問題ありません。Power-up 時の Calibration に必要なのは OSC_CLK_1 と Transceiver PLL に供給される全ての Reference Clock です。起動時の reconfig_clk(mgmt_clk) の供給は必須ではありません。ただし、reconfig_clk が安定供給されるま...

Intel:電源起動時にコンフィグレーションを実行させずに EPCQ-A の書き換えを行う事ができますか?

カテゴリ:プログラミング/コンフィグレーションツール:-デバイス:EPCQ-AFPGA の nCONFIG ピンを Low にしたまま、AS モードでのプログラミングを実施することで EPCQ-A の書き換えを行う事ができます。