該当件数 3229

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ(GIC)について、リファレンス・マニュアルには割り込み番号 32 番以降の割り込み要因のみがリストされています。割り込み番号 0~31 は何も割り当てられていないのでしょうか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VGIC 番号 32 以降は、SPI(Sheard Periperal Interrupts)と呼ばれる CPU0 と CPU1 が共有するペリフェラルからの割り込みがマッピングされています。GIC番号 0~31 は CPU0 と CPU1 が独立して持つ割り込み要因となります。GIC番号(ID)0~31 については、Cort...

Intel:Cyclone® V SoC の Hard Processor Sytem (HPS) 側の割り込みコントローラ(GIC)について、各割り込みの通知先(CPU0 もしくは CPU1)はどのレジスタで制御すれば良いですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® V下記のレジスタで割り込み通知先の CPU を指定する事が可能です。PrimeCell Generic Interrupt Controller (PL390) Technical Reference Manualhttp://infocenter.arm.com/help/topic/com.arm.doc.ddi0416b...

Intel:Cyclone® V SoC の Hard Processor System (HPS) 側の割り込みコントローラ(GIC)について、リファレンス・マニュアルに割り込み要因がリストされていますが、Interrupt Name が cpu0_deflags0~6 と cpu1_deflags0~6 で記載される割り込みは何の要因で発生する割り込みですか?

カテゴリ:SoCツール:SoC EDSデバイス:Cyclone® VDEFLAGs (cpu0/1_deflags0~6) は、浮動小数点演算ユニット(NEON/FPU)起因の例外割り込みです。下記リンク先の「Table A-24 Exception flags signals」に記載されます。http://infocenter.arm.com/help/topic/com.arm.doc....

Intel:Cyclone® V SoC / Arria® V SoC にて、FPGA2SDRAM(F2S) ポートを利用する FPGA デザインに対して、Hard Processor System (HPS) 側から Linux 起動後に FPGA コンフィグレーションすることは可能ですか?

カテゴリ:SoCツール:SoC EDSデバイス:Arria® V、Cyclone® Vapplycfg ビットを設定する機能は Uboot に実装しており、applycfg ビットの設定は SDRAM がアイドル状態である必要があるという制約があるため Linux からの applycfg ビットの設定は未サポートです。FogBugz #158537: Updating U-Boot FPG...

Intel:DSP Builder スタンダード・ブロックセットを使用したデザインで、Simulink で正常にシミュレーションを実施した後、Signal Compiler を使用して、デザインを HDL に変換しようとした際に、Analyze DSP Builder System の段階で次のようなエラーが出力されました。

<エラー・メッセージ>Error: Failed to create Quartus Prime project topquantize in directory(mdl ファイルがあるプロジェクト・フォルダ)Error: Error during compilation: Failed to create Quartus Prime project settingsカテゴリ:DSPツール:...

Intel:アサーションを wave ウィンドウに add wave コマンドで追加するにはどうしたらいいですか?

カテゴリ:シミュレーションツール:ModelSim® / Questa® Simデバイス:-add wave コマンドでワイルドカード(*)で指定すると、アサーションについては自動では追加されません。例)add wave -r /*明示的にアサーション名を add wave コマンドで追加してください。例)add wave /tb/assert__check_as_deasserts /tb...

Intel:Quartus® Prime v15.1 と Nios® II EDS を使用していますが、Generic Quad SPI Controller で接続している Flash メモリにプログラミングを行う際に、最終ブロックへの書き込みでエラー(エラーコード:022 (-EINVAL))が発生します。

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-下記のナレッジ・データベースに該当する問題と思われます。v17.0 より古いバージョンを利用した場合に発生する問題となります。下記ページの Workaround/Fix の内容を参照してください。Why do reads from the last byte address on my EPCQ device fail?h...

Intel:Nios® II のソフトウェア開発環境として、スタック・ヒープサイズの必要量を見積もるための機能は用意されていますか?

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-動的にスタックオーバーフローを検知する仕組みが用意されています。BSP Editor の Main タブの Advanced にある enable_runtime_stack_checking をチェック ON にすることによって使用可能です。詳細は下記資料を参照してください。Nios II SBT によるソフトウェア開発...

Intel:Nios® II Software Build Toools (SBT) for Eclipse の Memory ビューを使用してある番地にライト・アクセスを行うと、ライト対象とは別のアドレスにも同じデータがライトされたように見えます。

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-別のアドレスが Platform Designer(旧 Qsys)のアドレスマップ上で未定義となっている場合に、質問のような挙動になります。(存在しないアドレスにアクセスした結果、実在する別のアドレスのデータが読める。)参考Intel® Quartus® Prime Standard Edition Handbook Vo...

Intel:Nios® II Software Build Tools (SBT) for Eclipse プロジェクトの移動方法を教えてください。Nios II プロジェクトを含むフォルダ一式を圧縮(.zip)して移動した後に解凍したら、Project Explorer 上にプロジェクトが表示されません。

カテゴリ:Nios® IIツール:Nios® II EDSデバイス:-Nios® II SBT の Fileメニュー以下にある Export/Import で一旦プロジェクトをエクスポートした後に、移動先のワークスペースにインポートする方法でご対応ください。なお、圧縮(.zip)した上での移動については、アーカイブ・ツールに依存するようで、参考までに、弊社で確認したところ Windows® ...

Intel:Triple Speed Ethernet (TSE) IP のハードウェア・リセット(reset)信号を解除した後も、SW_RESET のシーケンスは実行され続けますか?

カテゴリ:IP (Ethernet)ツール:-デバイス:-ハードウェア・リセットは Software Reset のように Sequence は実行されず、reset を 3サイクル入れると TSE のすべてのロジックは強制的に初期化されます。ユーザ・ガイドを合わせてご参照ください。参考Triple-Speed Ethernet Intel FPGA IP User Guidehttps:/...

Intel:Triple Speed Ethernet (TSE) IP のソフトウェア・リセット(command_config レジスタの SW_RESET)を 1 に設定してから SW リセットが完了するまでの時間の規定はありますか?

カテゴリ:IP (Ethernet)ツール:-デバイス:-時間の規定はありません。SW_RESET ビットを 1 に設定後、MAC Control Interface Signals の reg_busy がネゲートされるのを待ってください。