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SoC FPGA の QSPI ベアメタルアプリ・ブート(Cyclone® V SoC / Arria® V SoC 編)

本資料では Cyclone® V SoC 開発キットまたは、Arria® V SoC 開発キットに搭載されている QSPI フラッシュからベアメタルサンプル・アプリケーション Altera-SoCFPGA-HardwareLib-Unhosted-CV-GNU をスタンドアローン実行する例を説明しています。

このベアメタルサンプル・アプリケーションは、UART 経由で “Hello World!” メッセージを表示するだけのシンプルなアプリケーションです(ハードウェア・デザイン(sof ファイル)を FPGA にダウンロードする必要はありません)。

本資料では以下の内容を説明しています。
 ① ハードウェア開発での重要な生成物 (ハンドオフファイル)
 ② SoC FPGA のブートフロー
 ③ ベアメタルサンプル・アプリケーションを DS-5 でビルドする方法
  ・ DS-5 の起動
  ・ ベアメタルサンプル・アプリケーションのインポート
  ・ ベアメタルサンプル・アプリケーションのビルド
 ④ QSPI フラッシュブート用 Preloader(プリローダー)の生成方法
  ・ Preloader(プリローダー)とは?
  ・ QSPI フラッシュブート用 Preloader の生成手順
 ⑤ ベアメタル・アプリケーションを QSPI フラッシュからスタンドアローン実行する例
  ・ Preloader とアプリケーション・イメージを QSPI フラッシュに書き込む方法
  ・ スタンドアローン実行の動作確認

Note
本資料では主に Cyclone® V SoC をターゲットに説明していますが、ハード・プロセッサー・システム(HPS)部分はほぼ同一であるため Arria® V SoC にも適用されます。

本資料の説明で使用している主な開発環境を以下に示します。

【表】 この資料の説明で使用している主な環境
項番 項目 内容
1 ホスト PC Microsoft® Windows® 7 以降が動作するホスト PC
本資料では、Windows® 7 Professional を使用して動作の確認を行っております。
Note: Linux も同様のコマンドで使用できます。
2 インテル® Quartus® Prime 開発ソフトウェア(以降、Quartus Prime) SoC FPGA のハードウェアを開発するためのツールです。
この資料では、Quartus Prime開発ソフトウェア・スタンダード・エディション v18.1 を使用しています。
Quartus Prime スタンダード・エディション v18.1
注記:
使用するターゲットボードに搭載されている SoC FPGA に対応した Device データをインストールしておく必要があります。
Quartus Prime のインストール方法については以下のサイトをご参照ください。
Quartus® Prime & ModelSim® インストール方法
3 インテル® SoC FPGA エンベデッド開発スイートスタンダード・エディション(以降、SoC EDS) SoC FPGA のソフトウェアを開発するためのツールです。
SoC EDS に含まれる Arm® Development Studio 5 Intel® SoC FPGA Edition  (以降、DS-5) を使用して、アプリケーション・ソフトウェアをビルドしデバッグすることができます。
この資料では、SoC EDS スタンダード・エディション v18.1 を使用しています。
SoC EDS スタンダード・エディション v18.1
注記:
インテル® FPGA ダウンロード・ケーブル II (USB-Blaster II) を使用したベアメタル・アプリケーションのデバッグには、Arm® Development Studio 5 Intel® SoC FPGA Edition (有償版) が必要になります。
SoC EDS のインストール方法に関しては以下のサイトをご参照下さい。
SoC EDS のインストール方法
4 Cyclone V SoC 開発キット
または
Arria V SoC 開発キット
本資料の説明でターゲットボードとして使用する開発キットです。
Cyclone V SoC 開発キット
Arria V SoC 開発キット
5 ベアメタルサンプル・アプリケーション 本資料の説明で使用するベアメタルサンプル・アプリケーションです。
このベアメタル・アプリケーションは、UART 経由で “Hello World!” メッセージを表示するだけのシンプルなアプリケーションです。
実際に動作確認を行う場合は、本資料と併せて以下のファイルを取得してください。
Altera-SoCFPGA-HardwareLib-Unhosted-CVGNU.tar.gz
本資料の説明では、Altera-SoCFPGA-HardwareLib-Unhosted-CVGNU.tar.gz を C:\Temp に格納したものとして説明しています。
注記:
このベアメタルサンプル・アプリケーションを実行する際は、ハードウェア・デザイン(sof ファイル)を FPGA にダウンロードする必要はありません。
6 ターミナル・エミュレーション・ソフトウェア このサンプルを使用するためには、シリアル・ターミナル・ソフトが必要です。
この資料では、「Tera Term」と呼ばれるフリーウェア・ソフトを使用しています。
Tera Term のダウンロード URL
注記:
Tera Term では、ターゲットボードの UART と接続した際の有効な COM ポートに対して、以下の設定を行ってください。
  ・ ボーレート 115200 bps
  ・ 8 ビットデータ
  ・ パリティなし
  ・ 1 ストップビット
  ・ フロー制御なし

Note
本資料は、Quartus Prime、 SoC EDS、 bsp-editor(Preloader Generator)、および DS-5 の基本的な知識を前提としています。 

資料

SoCFPGA_Baremetal_QSPI_Boot_CV_AV_v181_r1__1.pdf

ツール・バージョン:Ver.18.1 用ドキュメント(Rev.1)

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