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インテル® FPGA の PLL(IP 生成編/ALTPLL)

こんにちは。マクニカでインテル® FPGA 製品の技術サポートをしている 鷲宮タロー です。

インテル® FPGA の PLL』で FPGA の PLL の概要を解説しましたが、ここでは ALTPLL を使用するための手順について解説します。ALTPLL を使用できる FPGA についても、『インテル® FPGA の PLL』で確認できます。

内容

  1. PLL IP の生成
  2. ユーザ回路との接続
  3. シミュレーションで確認

使用するツール

  • インテル® Quartus® Prime 開発ソフトウェア v17.1
  • ModelSim® - Intel® FPGA Edition 10.5b (Quartus® Prime 17.1)

ターゲットの FPGA と開発ツールのエディションの関係については、こちらをご覧ください。

Quartus® Prime のエディション比較

インストールが済んでいない方は、インテル® FPGA のサイト(ダウンロード)から入手できます。

インテル® FPGA ツールのダウンロード方法
Quartus® Prime & ModelSim® - Intel® FPGA Edition のインストール方法

1. PLL IP の生成

ここでは、MAX® 10 のプロジェクトを例に説明します。ターゲット・デバイスが MAX® 10 のプロジェクトを開くか、新規に作成します。(Quartus® Prime のプロジェクト作成については、Quartus® はじめてガイド - プロジェクトの作成方法 を参照してください。)

Quartus® Prime 内の IP Catalog の検索バーに pll を入力してください。そうすると、ALTPLL を容易に探し出すことができます。ALTPLL をハイライトした状態で、Add をクリックします。

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図1-1 IP Catalog で ALTPLL を選択

PLL IP を生成するディレクトリと名前、生成する言語(VHDL or Verilog)を指定して、OK をクリックします。プロジェクトの作業ディレクトリか、その下位ディレクトリに生成することをお勧めします。

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図1-2 PLL IP を生成するディレクトリと名前を指定

ALTPLL 設定ウィンドウが起動します。ここで、詳細なドキュメントや各設定項目の説明を見たい場合は、Documentation をクリックしてください。

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図1-3 ALTPLL 設定ウィンドウ

各タブ内の主な設定項目について説明します。

Parameter Settings タブ

ここでは、概要のみ説明します。各項目の詳細は、先ほど紹介した資料へのリンクからユーザ・ガイドをご覧ください。

General/Modes

リファレンス・クロック(入力クロック)の周波数や PLL タイプ、PLL のオペレーション・モードなどの一般的な設定を行います。

ここでは、以下のような設定をすることにします。

  • 入力(Reference Clock)
    • 周波数:50MHz

  • モード
    • Normal Mode

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図1-4 ALTPLL 設定ウィンドウ-General/Modes

Inputs/Lock

非同期リセット信号や PLL ロック信号などの ALTPLL のオプション信号の設定を行います。

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図1-5 ALTPLL 設定ウィンドウ-Inputs/Lock タブ

PLL Reconfiguration タブ

PLL のリコンフィギュレーションに関する設定を行います。今回はリコンフィギュレーションの機能を使用しません。

Output Clocks タブ

PLL で生成するクロックの逓倍比や分周比、位相シフトなどの設定を行います。また、PLL で生成できるクロックの数は、デバイスに依存します。

今回は、以下のように設定します。

  • c0
    • 逓倍比:2

  • c1
    • 逓倍比:2
    • 位相シフト:90 °

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図1-6 ALTPLL 設定ウィンドウ-clk c0 タブ

 

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図1-7 ALTPLL 設定ウィンドウ-clk c1 タブ

EDA タブ

シミュレーション時に必要なライブラリが表示されますので、メモしておきましょう。

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図1-8 ALTPLL 設定ウィンドウ-EDA タブ

Summary タブ

PLL IP 生成時に自動生成させるファイルを指定します。

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図1-9 ALTPLL 設定ウィンドウ-Summary タブ

各種設定が終わって Finishをクリックし、問題なければ正常に生成されます。

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図1-10  PLL IP 関連ファイルを自動でプロジェクトに追加

IP 関連のファイルを現在開いている(ここに示されているパスの)プロジェクトへ追加する場合は、Yes をクリックしてください。ここで No をクリックした場合は、手動で追加設定する必要があります。

すべてのプロジェクトに自動で追加する場合は、Automatically add Quartus Prime IP Files to all projects にチェックを入れてください。

これで、PLL IPの生成が完了しました。皆さんが設計中のユーザ回路と接続して、論理設計を進めましょう。

もし、PLL IP の設定を変更する場合は、こちらの FAQ をご覧ください。

【FAQ】 IP 編集画面の起動方法

必要な個所を編集したら、再度 PLL IP を生成してください。

2. ユーザ回路との接続

PLL IP が生成されたら、ユーザ・ロジックと接続します。Verilog-HDL や VHDL であれば、生成した PLL IP が下位モジュールとなるイメージです。

既に、ターゲット・デバイスが Cyclone® V のプロジェクトを開くか、新規に作成していますか?(Quartus® Prime のプロジェクト作成については、Quartus® はじめてガイド - プロジェクトの作成方法 を参照してください。)

また、Verilog-HDL や VHDL に慣れていない方は、こちらを参考にしてください。このページ内の下位モジュール(ブロック)の呼び出しをご覧ください。

はじめてみよう!Verilog-HDL <演習問題つき>
はじめてみよう!VHDL <演習問題つき>

回路図で設計している方は、PLL IP 生成時にシンボルも生成していれば、回路図エディタ上で呼び出して接続してください。ただし、回路図だとそのままシミュレーションができません。やはり、HDL で設計することをお勧めします。

<裏ワザ>

HDL 記述に慣れていない方は、Quartus® Prime の回路図エディタで回路図から HLD へ変換する機能を使ってみてください。変換する方法は、こちらを参考にしてください。

Quartus® はじめてガイド - 回路図エディタの使い方

上位階層のデザイン・ファイルの作成が終わったら、Quartus® Primeで論理合成してみましょう。正常に完了しましたか?

回路図から変換した場合、プロジェクト内に回路図ファイル(BDF ファイル)と変換後の HDL ファイル(Verilog-HDL なら V ファイル、VHDL なら VHD ファイル)の両方が登録されていると正常に論理合成ができません。(Project メニュー ⇒ Add/Remove files in Project から使用しない方のデザイン・ファイルを削除してください。)

3. シミュレーションで確認

それでは、シミュレーションで確認してみましょう。今回は ModelSim® - Intel® FPGA Edition を使用します。シミュレーションで確認するにはテストベンチが必要ですが、テストベンチはユーザが作成する必要があります。

テストベンチの作成方法については、こちらをご覧ください。

はじめてみよう!テストベンチ

テストベンチができたら、シミュレーションする準備ができたということになります。ModelSim® で手動操作でシミュレーションすることもできますが、便利な方法を紹介します。参考にしてください。

NativeLink 機能を使用したシミュレーション

msel_setup.tcl を使用したシミュレーション

おすすめ記事/資料はこちら

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