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SLVS-EC Rx IP

2017.05.09

ソニーによる次世代CMOSイメージセンサーのインタフェースをFPGAで実現

概要

SLVS-EC Rx IPは、Intel® FPGAでSLVS-ECの受信を実現させるためのIPです。SLVS-ECは、ソニーが提唱する、高解像度CMOSイメージセンサー向け高速シリアルインタフェースの規格です。
この規格は、ピクセルデータにクロックを埋め込んだEmbedded Clockを採用しており、レーン間で発生するSkewを意識することなく基板設計を行うことができます。そのため、高速化や長距離伝送に有利となっています。

特長

  • SLVS-EC Specification Version 1.2対応
  • SLVS-EC Link層で定義される各種機能を実現(物理層はIntel® PCS/PMAで実現)
  • 各種レーン構成におけるByte to Pixel変換をサポート
  • ヘッダ解析とペイロードエラー検出機能を搭載

仕様

機 能諸 元
Number of Lanes1、2、4、6、8
Baud Grade1、2
Bit per Pixel8、10、12、14
CRCLimited ※
ECCOption 1
Embedded DataSupported
Dynamic Mode ChangeSupported
Multiple StreamIf needed
使用するFPGAのSpeed GradeとLane数等の構成により動作周波数を満たせない場合があります。
※IPの非サポート機能や制限事項については、弊社営業までお問い合わせください。

対応デバイス

  • Cyclone® V GX
  • Arria® 10 GX
    (※その他のデバイスの対応状況については、弊社営業までお問い合わせください)

提供物

  • 暗号化RTL(Verilog HDL)
  • リファレンスデザイン
  • シミュレーション環境(Modelsim用)
  • ユーザーズマニュアル、リファレンスマニュアル

ロジックリソース

8レーン構成でTransceiverを含んだ回路構成となります。

Items Cyclone® V GX Arria® 10 GX
w/o ECC w/ECC w/o ECC w/ECC
ALMs 4711 8242 3930 7555
Total Registers 4328 6664 3778 6079
Total block memory bits 4096 13312 2560 11776

※ 上記リソースは実装例になりますので、お客様のシステム構成や合成パラメータにより変動する場合がございます。そのため、回路規模の概算値とさせていただきます。上記以外の設定値、デバイスファミリーにつきましては弊社営業までお問い合わせください。

デモ環境

ソニーCMOSイメージセンサーからSLVS-EC経由で出力されるデータをFPGAで受信します。
FPGAは、受信したデータをUSB3.0とHDMIから、それぞれRAWデータとライブ映像として出力します。
本デモではSLVS-EC Rx IPに加え、HDMI出力部分にMpression製IP"HDMI 2.0 Tx IP"を使用しています。

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その他

Intel® FPGAの電気的特性面におけるSLVS-EC対応状況については、弊社営業までお問い合わせください。