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V-by-One® HS IP

2017.05.09
V-by-One HS規格による高速シリアル伝送を実現

概要

V-by-One HS IPは、V-by-One HS高速インタフェースを実現するためのIPです。
V-by-One HSとは、ザインエレクトロニクス社が画像・映像機器向けに提唱する次世代の高速インタフェース規格です。
Mpressionが提供するV-by-One HS IPをインテル®FPGAに実装すると、従来のLVDSインタフェースに比べ信号本数を減らせるため、製品コストの大幅な削減につながります。

特長

  • 1レーンあたりの最大伝送帯域は4Gbpsを実現(ただし、適用するFPGAに依存)
  • VESA/SMPTEなどで規定された映像フォーマットだけでなく、ユーザーカスタムの映像フォーマットにも対応
  • お客様の伝送帯域に合わせた柔軟なマルチレーン設計が可能
  • 送受信IP間で通信確認を行うためのセルフチェック機能(FieldBET機能)を搭載

仕様

Transmitter IPReceiver IP
Lane1-32
Pixel Data24, 32,40 bit
Seif Test FunctionFieldBET Pattern GeneratorFieldBET PattemChecker

対応デバイス

  • Cyclone®  IV/V
  • Arria®  II/V/10
  • Stratix®  IV/V

※その他のデバイスの対応状況については、弊社営業までお問い合わせください

提供物

  • 暗号化RTL(Verilog HDL)
  • リファレンスデザイン
  • シミュレーション環境(Modelsim用)
  • ユーザーズマニュアル
  • リファレンスデザインユーザーズガイド

ロジックリソース

IP Lane Cyclone® IV GX Air® II GX Stratix® IV GX
LE Register Block
Memory
ALUT Register Block
Memory
ALUT Register Block
Memory
TX 2 3946 2782 0 1933 2782 O 1933 2782 O
RX 2 6477 4949 0 2574 4949 O 2574 4949 O
IP Lane Cyclone® V GX Arria® V GX Stratix® V GX Arria® 10 GXA
LE Register Block
Memory
ALUT Register Block
Memory
ALUT Register Block
Memory
ALUT Register Block
Memory
TX 2 1598 2977 O 1603 2964 O 1635 2959 O 1674 2976 O
RX 2 2273 5416 O 2274 5377 O 2259 5351 O 2528 5218 O
※上記の値は、実装例に基づく回路規模の概算値です。お客様のシステム構成により変動する場合があります。

構成図

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構成図

評価環境

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評価環境

CategoryProduct NameVendor
Main BoardArria® 10 GX FPGA Development BoardIntel®
Daughter CardV-by-One HS DVI FMC CardMpression


評価ボード

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